Устройство для измерения кратковременной нестабильности периода Советский патент 1992 года по МПК G01R23/00 

(Л

с

Изобретение используется для измерения кратковременной нестабильности периода при исследованиях и испытаниях различных генераторов, включая и кварцевые Сущность изобретения: устройство содержит исследуемый генератор 1, управляемый генератор 2, блок 3 управления, смеситель 4, фазовый детектор 5, два элемента 6, 17 задержки, триггер 7, компаратор 8, два коммутатора 9, 16, эталонный генератор 10, умножитель 11, два реверсивных счетчика 12, 13, два формирователя 14, 15 импульсов, два элемента И 18, 19, блок 20 памяти, блок 21 преобразования, регистратор 22.5 ил.

Фиг. 2

х| V4

4Ь.

Ю 1 Ю

Изобретение относится к импульсной технике и может быть использовано для измерения кратковременной нестабильности периода при исследованиях и испытаниях различных генераторов, включая и кварце- вые.

Целью изобретения является повышение точности.

На фиг.1 приведены временные диаграммы, поясняющие процесс совпаде- ний импульсных потоков пакетами; на фиг.2 приведена функциональная схема устройства для измерения кратковременной нестабильности периода; на фиг.З - функциональная схема блока управ- ления; на фиг.4 - функциональная схема первого коммутатора; на фиг.5 - функциональная схема второго коммутатора.

Устройство для измерения кратковременной нестабильности периода (фиг.2) содержит исследуемый генератор 1, управляемый генератор 2, блок 3 управления, смеситель 4, фазовый детектор 5, элемент 6 задержки, триггер 7, компаратор 8, коммутатор 9, эталонный генератор 10, умножи- тель 11 частоты, реверсивные счетчики 12 и 13, формирователи 14 и 15 импульсов, коммутатор 1 б, элемент 17 задержки, элементы И 18 и 19, блок 20 памяти, блок 21 преобразования, регистратор 22.

Выход исследуемого генератора 1 соединен с первым входом смесителя 4, второй вход которого соединен с выходом управляемого генератора 2. Управляющий вход последнего соединен с выходом фазового детектора 5, первый вход которого соединен с выходом смесителя 4 и входом компа- ратора 8. Второй вход компаратора соединен с вторым входом фазового детектора 5, выходом эталонного генератора 10 и входом умножителя 11, выход которого соединен с входом формирователя 15 импульсов. Выход формирователя 15 соединен с входом элемента 17 задержки и вторым входом элемента И 18, первый вход которого соединен с выходом формирователя 14, первым входом элемента И 19 и через элемент 6 задержки с первым входом коммутатора 9. Второй вход последнего соединен с выходом триггера 7, первый вход которого соединен с выходом элемента И 18 и с первым входом блока 3 управления. Второй вход блока управления соединен с выходом элемента А 19, вход формирователя 14 - с выходом компаратора 8. Второй вход триг- гера 7 соединен с первым выходом блока 3 управления, второй выход которого соединен с входом установки реверсивного счетчика 12. Суммирующий и вычитающий входы счетчика 12 соединены соответственно с первым и вторым выходами коммутатора 9, третий и четвертый выходы которого соединены соответственно с суммирующим и вычитающим входами реверсивного счетчика 13. Вход установки счетчика 13 соединен с третьим выходом блока 3 управления, четвертый выход которого соединен с управляющими входами коммутаторов 9 и 16. Пятый выход блока 3 управления соединен с входом записи блока 20 памяти, информационные входы которого соединены с соответствующими выходами коммутатора 16, информационные входы которого соединены с соответствующими выходами реверсивных счетчиков 12 и 13. Выход блока 20 памяти через блок 21 преобразования соединен с входом регистратора 22.

Блок 3 управления (фиг.З) содержит триггер 23, три элемента НЕ 24, три элемента НЕ 25, триггер 26, элементы И 27, 28, 29 и 30. Первый вход блока 3 управления соединен с первым входом триггера 23, прямой выход которого соединен со счетным входом триггера 26, с первым входом элемента И 27 и через последовательно соединенные элементы НЕ 24 с вторым входом элемента И 27. Выход последнего является первым выходом блока и соединен с первыми входами элементов И 28 и 29, выходы которых являются соответственно вторым и третьим выходами блока 3 управления. Четвертый выход блока управления соединен с вторым входом элемента И 28 и прямым выходом триггера 26, инверсный выход которого соединен с вторым входом элемента И 29. Инверсный выход триггера 23 соединен с первым входом элемента И 30 и через последовательно соединенные элементы НЕ 25 с вторым входом элемента И 30, выход которого является пятым выходом блока 3 управления, второй вход которого соединен с вторым входом триггера 23.

Коммутатор 9 (фиг.4) содержит элемент НЕ 31, элементы 2-2И-ИЛИ 32...35. Первый вход коммутатора 9 соединен с первым входом элемента 2-2И-ИЛИ 32 и третьим входом элемента 2 -2И-ИЛИ 34, первый вход которого соединен с вторым входом коммутатора, третьим входом элемента 2-2И- ИЛИ 32, первым входом элемента 2-2И-ИЛИ 33, третьим входом элемента 2- 2И-ИЛИ 35, четвертый вход которого соединен с четвертыми входами элементов 2-2И-ИЛИ 32, 33, 34. Вход элемента НЕ 31 соединен с входом управления коммутатора и с вторыми входами элементов 2-2И-ИЛ11 32.,.35. Третий вход элемента 2-2И-ИЛИ 33 и первый вход элемента 2-2И-ИЛИ 35 соединены с общей шиной, а выходы элементов 2-2И-ИЛИ 32.„35 являются соответственно

первым, вторым, третьим, четвертым выходами коммутатора 9.

Коммутатор 16 (фиг.5) содержит элемент НЕ 36 и элементы 2-2И-ИЛИ 37. Первый вход коммутатора 16 соединен с первыми входами элементов 2-2И-ИЛИ 37. вторые входы которых объединены и соединены с выходом элемента НЕ 36. Вход последнего соединен с входом управления коммутатора 16 и четвертыми входами элементов 2-2И-ИЛИ 37, третьи входы которых соединены°с вторыми входами коммутатора, выходными шинами которого являются выходы элементов 2-2И-ИЛИ 37.

Устройство для измерения кратковременной нестабильности периода работает следующим образом.

Частота выходного сигнала исследуемого генератора 1

я

fx fxo±Afx.

где fxo среднее значение частоты исследуемого генератора, смешивается в смесителе 4 с частотой управляемого генератора 2, равной

и

fyr fxo

±fx

В результате на выходе смесителя 4 формируется сигнал с частотой

fx

Afx

Затем в компараторе 8 осуществляется умножение частотных флуктуации. Частота его выходного сигнала описывается функцией

fx fxo ± К A fx,

где К - коэффициент умножения компаратора 8.

Смеситель 4, управляемый генератор 2 и фазовый детектор 5 входят в состав кольца фазовой автоподстройки частоты, предназначенного для поддержания на выходе смесителя 4 средней частоты, равной центральной частоте полосы пропускания компаратора 8. Это позволяет получить минимальные частотные шумы последнего.

Соотношение (4) выразим через среднее значение периода исследуемой частоты и его отклонение

Тх Тхо±АТх.(5)

Изменение периода исследуемой частоты определяется из соотношения

KAfx 1/Txo-1/(Тхо±ДТх)(6)

0

и равно

АТх-К Л (fxn ±KAfx)l .(7)

Умножитель 11 частоты формирует из выходного сигнала эталонного генератора 10 сигнал с требуемым значением периода опорной частоты:

5

То Тхо АТц,

-|2i

где АТН --; Ту NXTX N0T0:

15

20

25

30

35

40

45

50

55

гу;г интервал усреднения.

Импульсы исследуемой и опорной частот поступают соответственно на первый формирователь 14 импульсов и второй формирователь 15 импульсов, на выходах которых формируются последовательности исследуемых импульсов калиброванной длительности тп (фиг.Ча) и опорных импульсов калиброванной длительности тп (фиг. 16). Эти последовательности подаются на входы первого элемента И 18. На выходе последнего образуются основные пакеты совпадений (фиг.1в).

Последовательность опорных импульсов задерживается элементом 17 задержки на временной интервал т.31 (фиг.1г) и совместно с последовательностью исследуемых импульсов подается на второй элемент И 19. На его выходе образуются вспомогательные пакеты совпадений (фиг.1д).

Основные и вспомогательные пакеты совпадений поступают на узел 3 управления, на первом, втором, третьем, четвгртом и пятом выходах которого формируются соответствующие импульсы управления. Первый импульс управления совпадает по времени с первым импульсом каждого основного пакета совпадений, второй импульс управления - с первым импульсом четных пакетов совпадений (фиг.1е), третий импульс управления - с первым импульсом нечетных пакетов совпадений (фиг.1ж), четвертый импульс (фиг.1з) управления изменяет свой уровень (отуровня логического О до уровня логической 1 и наоборот) по первому импульсу каждого основного пакета совпадений, пятый импульс (фиг.1и) управления совпадает по времени с первым импульсом каждого вспомогательного пакета совпадений.

Первый импульс управления по началу каждого пакета совпадений устанавливает триггер 7 в нулевое состояние, после чего на его счетный вход начинают поступать импульсы пакета совпадений. Таким образом, на выходе триггера 7 формируются пачки импульсов, причем количество импульсов в

пачке равно N7 Nn/2, где Nn - количество импульсов в основном пакете совпадений.

Импульсы исследуемой частоты задерживаются в первом элементе 6 .задержки для исключения сбоев в реверсивных счетчиках 12, 13 и поступают на первый вход первого коммутатора 9.

При единичном уровне четвертого импульса управления на выходы первого коммутатора 9 поступают: на первый-импульсы исследуемой частоты, на второй и третий- половина импульсов основного пакета совпадений, на четвертый-нулевой уровень. Поскольку первый реверсивный счетчик 12 устанавливается в ноль вторыми импульсами управления (первыми импульсами четных пакетов совпадений), по которым формируется единичный уровень четвертого импульса управления, то к началу очередного нечетного пакета совпадений в нем появляется код Nxj - Nnj/2.

По началу очередного нечетного пакета совпадений второй реверсивный счетчик 13 устанавливается в нулевое состояние и формируется нулевой уровень четвертого импульса управления, по которому на выходы первого коммутатора 9 поступают: на первый выход половина импульсов пакета совпадений, на второй-нулевой уровень, на третий-импульсы исследуемой, частоты, на четве ртый-половина импульсов пакета совпадений. Вследствие этого к началу последующего четного пакета совпадений на выходе первого реверсивного счетчика 12 формируется код

Nn (| + 1) Nxj - Nnj/2 + NnO + ij/2, (8)

а на выходе второго реверсивного счетчика 13 - NxQ + 1) - NnO + 1)/2. Код NxxO + 1) через второй коммутатор 16 пятым импульсом управления заносится в блок 20 памяти.

Учитывая изложенное, можно показать, что к началу последующего нечетного пакета совпадений в первом реверсивном счетчике 12 сформируется код Nx(j + 2) - Nn(j + + 2)/2, а во втором реверсивном счетчике 13 - Nx(j + 2) NxQ + 1) - NnO + 1)/2 + NnO + + 2)/2. Пятым импульсом управления код NxsiO 2) через второй коммутатор 16 заносится в блок 20 памяти.

Следовательно, каждым пятым импульсом управления в блок 20 памяти заносится KOflNxsj.

Блок 21 преобразования осуществляет преобразование по алгоритму

ДТ„±ДТХ To/Nx j .(9)

Результат преобразования поступает для визуализации (индикации) на регистратор 22.

Работа отдельных сложных узлов устройства.

Блок 3 управления. По первым импульсам основных и вспомогательных пакетов

триггер 23 устанавливается в единичное и нулевое состояние, формирователи коротких импульсов на элементах Н Е 24 и элементе И 27, элементах НЕ 25 и элементе И 30 соответственно по переднему и заднему

фронтам выходного сигнала триггера 23 формируют на первом, пятом выходах блока 3 управления импульсы управления. Четвертый импульс управления формируется триггером 26 из выходного сигнала триггера

Первый коммутатор 9. При единичном

уровне сигнала на управляющем входе первого коммутатора 9 на его выходы поступают: на первый выход импульсы исследуемой частоты через элемент 2-2И-ИЛИ 32, на

второй и третий выходы половина импульсов пакета совпадений через соответственно элемент 2-2И-ИЛИ 33 и элемент 2-2И-ИЛИ 34, на четвертый выход нулевой уровень. При нулевом уровне сигнала на

управляющем входе первого коммутатора 9 на его первый, второй, третий и четвертый выходы поступают соответственно половина импульсов пакета совпадений, нулевой уровень, импульсы исследуемой частоты и

половина импульсов пакета совпадений.

Второй коммутатор 16. При единичном уровне сигнала на управляющем входе второго коммутатора 16 на его выход поступают сигналы с первого входа, а при нулевом

уровне сигнала - с второго входа.

Блок 21 преобразования может быть выполнен на ПЗУ, в котором предварительно занесена таблица истинности, рассчитанная по соотношению (9), или на цифроаналоговом преобразователе.

По сравнению с прототипом заявляемое устройство для измерения кратковременной нестабильности периода имеет более высокую точность измерений, обусловленную уменьшением погрешности от квантования, упрощенную конструкцию, что объясняется отсутствием в составе устройства многоразрядных делителей с соответствующими схемами управления.

Формула изобретения

Устройство для измерения кратковременной нестабильности периода, содержащее исследуемый генератор, управляемый генератор, смеситель, фазовый детектор,

компаратор, эталонный генератор, умножитель частоты, триггер, два реверсивных счетчика, последовательно соединенные блок преобразования и регистратор, выход исследуемого генератора соединен с первым входом смесителя второй вход которо- го соединен с выходом управляемого генератора, вход управления которого соединен с выходом фазового детектора, первый вход которого соединен с выходом смесителя и первым входом компаратора, второй вход которого соединен с вторым входом фазового детектора, выходом эталонного генератора и входом умножителя частоты, отличающееся тем, что, с целью повышения точности, в него введены два элемента задержки, два формирователя импульсов, два коммутатора два элемента И, блок памяти, блок управления, первый вход которого соединен с выходом первого элемента 1/1 и первым входом триггера, вто- рой вход которого соединен с первым выходом блока управления, второй вход которого соединен с выходом второго элемента И, первый вход которого соединен с первым входом первого элемента И, выхо- дом первого формирователя и через первый элемент задержки - с первым входом первого коммутатора второй вход которого со, ;ФигЯ

единен с выходом триггера выход компаратора соединен с входом первого формирователя импульсов выход умножителя соединен с входом второго формирователя импульсов, выход которого соединен с вторым входом первого элемента И и через второй элемент задержки - с вторым входом второго элемента И, второй выход блока управления соединен с входом установки первого реверсивного счетчика, суммирующий и вычитающий входы которого соединены соответственно с первым и вторым входами первого коммутатора, третий и четвертый выходы которого соединены соответственно с суммирующим и вычитающим входами второго реверсивного счетчика, вход установки которого соединен с третьим выходом блока управления, четвертый выход которого соединен с входами управления первого и второго коммутаторов, пятый выход блока управления соединен с входом записи блока памяти, информационный вход которого соединен с выходом второго коммутатора, информационные входы которого соединены с соответствующими выходами первого и второго реверсивных счетчиков, выход блока памяти соединен со входом блока преобразования

.1

L

P«3