Устройство для кусочно-линейной аппроксимации Советский патент 1993 года по МПК G06F1/02 

Изобретение относится к автоматике ычислительной технике и может быть исюльзовано для формирования гене- ри эования с высокой точностью последо- вагельностей значений различных функций.

Целью изобретения является расшире- ниё класса решаемых задач за счет дополни ельной возможности формирования ап роксимирующего сигнала.

На фиг,1 приведена структурная схема ус ройствадля кусочно-линейной аппроксимации; на фиг.2 - структурная схема блока эн; лиза; на фиг.З - структурная схема блока ynf авления; на фиг.4 - структурная схема деиифратора; на фиг,5 - структурная схема

ус

ройств сравнения, входящих в состав

блсков анализа.

Устройство для кусочно-линейной аппроксимации содержит генератор 1 тактовых импульсов, управляемый 2 делитель частоты, первый 3 (реверсивный), второй 4, третий 5 и четвертый 6 счетчьки, блок 7 памяти, группу блоков 8 анализа погрешности, элементы И 9-14 - соответственно с первого по шестой, дешифратор 15, аналого-цифровой 16 преобразователь, первый 17 и второй 18 регистры, блок 19 управления, первый 20 и второй 21 элементы задержки, первый 22, второй 23 и третий 24 элементы ИЛИ, мультиплексор 25 и блок сравнения 26. Информационный 27 вход устройства соединен с информационным входом .блока 16. Группы 28 и 29 входов устройства являются соответственно первой и второй группами установочных входов устройства и соединены соответственно с информационными входа00СА) VJ

N3 vj

N3

ми блоков 5 и 3. Вход задания режима работы 30 соединен с первым входом элемента И 9, с первыми входами элементов И 11, 12 и 14, и блока 19 управления, ВходЗ запуска устройства соединен с вторым входом блока 19, Вход 32 останова устройства соединен с третьим входом блока 19 и с первым входом элемента 24 через элемент 21, а также с информационным входом блока памяти 7. Выход 33 элемента 10 и выход 34 элемента 13 соединены соответственно с четвертым и пятым входами блока 19; выход элемента 14 соединен также с входом сброса блока 4 и с первым входом элемента 13. Первый 35 выход блока 19 соединен с первыми входами всех блоков 8, и с входами элементов 11 и 23, а также - с входом разрешения записи блока 5. Второй 36 выход блока 19 соединен С входом элемента 9. Седьмой ,А выход блока 19 соединен с синхровходами регистров 17 и 18, и третий 37 - со счетным входом блока 6, а также - с входом элемента 12. Четвертый 38 выход блока 19 соединен с вторыми входами блоков 8, пятый 39 выход - с третьими входами блоков 8, Шестой 40 выход блока 19 соединен с четвертыми входами блоков 8, с входами элементов 20 и 24. Выходы 41 блока 5 соединены с адресными входами блока 7. Выходы 42 блока 6 соединены с второй группой входов информационных блока 7. Выходы 43 блока 3 являются выходами устройства. Выходы 44 блока 15 соединены с первой группой информационных входов блока 7. Выходы 45 и 46 -соответственно блоков 17 и 18 соединены соответственно с первыми и вторыми группами входов блоков 8. Выходы 47 блока 25 соединены с третьими группами входов блоков 8. Первые выходы 48 блоков 8 соединены с входами элемента 10. Вторые 49 выходы блоков 8 соединены с входами блока 15. Группы выходов блоков 8 - выходы 50 - соединены с информационными группами входов блока 25. Выход блока Т соединен с входом элемента 9. Выход блока 2 соединен со счетным входом блока 3. Выходы счетчика 4 соединены с первой группой входов блока сравнения 26. Первая и вторая группы выходов блока 7 соединены соответственно с управляющими входами блока 2 и с второй группой входов блока 26. Первый и второй выходы блока 7 соединены соответственно с входом управления направлением счета блока 3 и с входом элемента 13. Выход элемента 9 соединен с тактовым входом блока 2. Выходы элементов 11 и 12 соединены соответственно с входом разрешения записи блока 3 и со счетным входом блока 4. Выход элемента 14 соединен с входом элемента.22. Выходы АЦП 16 соединены с ин0

0

формационными входами блока 17, выходы которого соединены (выходы 45) с информационными входами блока 18. Выход элемента 20 соединен с входами элементов 22 и 23, выходы которых соединены соответственно со счетным входом блока 5 и с входом сброса блока 6. Выход элемента 24 соединен с входом записи блока 7. Выход блока 26 соединен с входом элемента И 14.

Каждый блок анализа погрешности 8 (фиг.2) содержит мультиплексор 51, регистр 52, алгебраический сумматор 53, первое 54 и второе 55 устройства сравнения, триггер 56, элемент ИЛИ 57 и элемент И 58. Входы

5 45 блока 8 соединены с первой группой входов устройства сравнения 54. Входы 46 блока 8 соединены с первой группой входов блока 55 и с второй группой информационных входов блока 51. Группа 47 входов блока 8 соединена с второй группой (Д2, а по, нумерации - с третьей) информационных входов блока 51. Вход 35 блока 8 соединен с первым входом элемента ИЛИ 57 и с первым управляющим входом блока 51. ВходЗЭ

5 соединен с п ервым входом элемента И 58. Вход 38 соединен с входом разрешения записи блока 52. Вход 40 соединен с вторым управляющим входом блока 51 и с вторым входом элемента ИЛИ 57. Выходы блока 51 соединены с информационными входами блока 52, выходы которого соединены с первой группой входов блока 53, выходы которого соединены с второй группой входов блока 54 и с первой (ДО) группой информационных входов блока 51. Выход блока 54 соединен с информационным входом триггера 56: выход блока 55 является выходом 49 блока 8. Прямой выход триггера 56 является выходом 48 блока 8, а инверсный выход соединен с вторым входом элемента 58,выход которого подключен к тактовому входу триггера 56. Выход элемента ИЛИ 57 соединен с входом сброса триггера 56. Входы 59 (вторая группа входов) блока 54 являются

5 установочными входами блока 8, код на них индивидуален для каждого блока 8 (данные входы блока 8 - входы 59 не показаны на фиг.1). Выходы блока 52 соединены также с первой группой входов блока 55 и являются выходами 50 данного блока 8.

Блок 19 управления (фиг.З) содержит первый 60 и второй 61 формирователи им- пульсов ; первый 62 и второй 63 элементы ИЛИ, триггер 64, генератор тактовых импульсов 65, первый 66, второй 67 и третий 68 элементы задержки, элемент 69 И. Вход 30 соединен с первым (инверсным) входом элемента 69, вход 33 - с вторым входом элемента 69. Вход 31 соединен с входом триггера 64 - (с единичным входом), и с

0

5

0

0

5

Е ходом формирователя 60. Вход 32 остано- ( а соединен с первым входом элемента 62, t второму входу которого подключен выход С 4, а выход элемента 62 соединен с входом с броса триггера 64, прямой выход которого подключен к управляющему входу генератора 65, выход которого соединен с входом з лемента 63. Элементы 63, 66, 67, 68, 69 и (И соединены последовательно. Выход элемента 69 соединен также с вторым входом ; лемента 63. Выходы блоков 60, 64, 65, 66, ()7 и 61 являются соответственно выходами II5, 36, 37, 38, 39 и 40 блока 19.

Блок 15 - дешифратор - содержит группу (где К - количество блоков ана- i иза 8) элементов l/l и шифратор 71, причем (ход 491 блока 15 соединен с первым входом блока 71, выходы элементов 70 соединены с соответствующими входами блока 1, выходы которого являются выходами 44 Плока 15. Вход 49 блока 15 соединен с пряным входом (кроме первого входа 49) соот- ( етствующего элемента 70 и с инверсными i ходами элементов 70 с 70и-1 по 70к. Неиспользованные входы блока 71 заземлены.

Устройство сравнения 54 (55) блока 8 (одержит (фиг,5) вычитатель 72, выходы ко- юрого соединены с первой группой входов (тока сравнения 73, выход которого являет- с я выходом устройства 54 (55); вторая группа входов блока 73 соединена с установочными входами устройства 54 (55); ;ти установочные, входы всех устройств 54 и Е 5 всех блоков 8 объединены и являются входами установки допустимой погрешности аппроксимации (не показаны на фиг.1 и 2).

Устройство для аппроксимации работает в двух режимах. В первом режиме произ- t одится формирование по исходному i нформационному сигналу аппроксимиру- пщей функции. Процесс осуществляется в с бщем плане следующим образом. По запу- ску устройства в блоках анализа формиру- птся линейной изменяющиеся коды, моделирующие линейно изменяющиеся сигналы. Эти сигналы в каждом такте срав- t иваются с текущим значением входного нформационного сигнала; если погреш- юсть аппроксимации в каком-либо блоке г ревышает допустимый уровень, этот блок отключается. В какой-либо момент остаются один или два блока анализа, в который в текущий момент погрешность аппроксима- i ии находится в допустимых границах, а в следующий такт - превышает эти границы. ES этом случае в блок памяти записывается юмер блока анализа, в котором сигнал Л ольше всех соответствовал допустимой погрешности аппроксимации (этот номер соответствует значению производной

данного интервала (цикла) аппроксимации), а также - число тактов, в течение которых проходил данный цикл аппроксимации; в блоки анализа записывается текущее - но- 5 вое, из этого последнего блока анализа - начальное значение аппроксимирующего сигнала, и начинается новый цикл аппроксимации аналогичным образом. Останов происходит также по внешнему сигналу,

0 причем в момент останова записывается соответствующая информация в блок памяти по прерванному интервалу аппроксимации с указанием служебного символа конца аппроксимации данного информационного

5 сигнала в целом. При этом, после каждого цикла аппроксимации наращивается содержимое счетчика адреса блока памяти, обеспечивая запись информации по каждому интервалу аппроксимации в свою ячейку па0 мяти, начальный адрес при этом задается извне.

Второй режим - режим генерирования аппроксимирующего сигнала. При этом аналогично устанавливается начальный

5 адрес блока памяти, начальное значение аппроксимирующего сигнала (известное пользователю при формировании аппроксимирующего сигнала, например, путем запоминания в дополнительном блоке

0 памяти, не показанном на графиках), и из блока памяти извлекается первое значение реализации - производной аппроксимирующего сигнала, а также количество тактов, в течение которых аппроксимирующий сиг5 нал изменяется с данным значением производной. По истечении этого количества тактов (первого интервала), в течение которого реализуется изменение выходного сигнала от начального значения с

0 соответствующим значением производной, производится считывание следующей ячейки памяти блока памяти с новыми информа- ционными значениями и процесс генерирования аппроксимирующего сигна5 ла продолжается аналогично. При достижении ячейки,.в которой в соответствующем разряде записан признак конца аппроксимации, устройство по истечение последнего интервала аппроксимации переходит в ис0 ходное состояние (останавливается).

1) Рассмотрим работу устройства более подробно. Устройство работает следующим образом.

В режиме формирования аппроксими5 рующего сигнала устройство обеспечивает запись в блок памяти (в его соответствующие ячейки) значений производных (равных номерам блоков анализа) и чисел тактов, в течение которых данные производные не меняются (для каждого интервала аппрокимации). В течение всего режима работы о формированию аппроксимирующей фун- ци11 на входе задания режима работы устройства - входе 30 - нулевой потенциал. В исходном состоянии триггер 64 блока 19 в нулевом состоянии, в нулевом состоянии и все остальные последовательностные блоки (счетчики, триггеры, регистры) устройства соответствующие цепи начальной установки не показаны на чертежах).

Перед подачей сигнала запуска на вхо- ды 28 устройства устанавливается адрес начальной ячейки блока 7 памяти, в которую будет записана информация по первому интервалу аппроксимации. На входах 29 ин- формация произвольна (е этом режиме совокупность узлов генерации аппроксимирующего сигнала не работает).

Еще до подачи сигнала запуска, при включении устройства, начинает вырабатывать импульсы генератор 65 в блоке 19; эти импульсы, поступая на синхровходы блоков 17 и 18 продвигают в них коды „отсчетов квантованного входного сигнала с выхода аналого-цифрового преобразователя (АЦП) 16. Импульсы с выхода А генератора 65 формируются постоянно; однако, на выходе 37 генератора 65 импульсы начнут формироваться синфазно с импульсами на выходе Л лишь при включении триггера 64 (для этого генератор 65 может содержать элемент И, не показанный на чертежах; на входы элемента И генератора 65 поданы выход А генератора и прямой выход триггера 64). Сигнал запуска устройства в режиме формирования аппроксимирующей функции подается в виде положительного импульса на вход 31 устройства, По этому сигналу триггер 64 устанавливается в единичное состояние, устанавливает управляющим сигналом в начальное состояние фазу импульсов генератора 65 и открывает упомянутый выше элемент И генератора 65, так что последующие импульсы генератора 65 будут поступать на выход 37. Импульс запуска, поступая в блок 5, осуществляет запись в него начального адреса ячейки блока памяти 7. Кроме того, через формирователь импульса 60 блока 19 сигнал,по выходу 35 через элемент ИЛИ 23 устанавливает счетчик 6 в нулевое состояние (счетчик 6 подсчитывает число тактов генератора 65, в течение которых длится текущий интервал (цикл) аппроксимации). Сигналом с формирователя импульсов 60 в блоках анализа 8 устанавливаются в нуле- вое состояние триггеры 56 и подачей управляющих сигналов на первые управляющие входы блоков 51 они переводятся в состояние, при котором коммутируют на выходы

сигналы с выхода регистра 18 (текущий отсчет). Длительность импульса с выхода формирователя 60 несколько больше, чем от синхронизации генератора 65 сигналом с

триггера 64 до формирования сигнала на выходе 38, чтобы обеспечить запись в регистры 52 блоков 8 начальных значений сигнала информационного из регистра 18; и также - для исключения подсчета первого

тактового импульса счетчиком 6, который в . момент первого сигнала на выходе 37 продолжает удерживаться сигналом с выхода 35 в нулевом состоянии.

Первы} 1 после импульса запуска тактовый импульс продвигает очередной отсчет

из АЦП 16 в регистр 17 и далее - отсчет,

записанный ранее в регистре 71 - в регистр

18; таким образом, для корректной работы

устройства в каждом такте используются: отсчет, называемый в дальнейшем текущим - содержащийся в регистре 18, и отсчет, называемый в дальнейшем следующим - в регистре 17. Сигнал с выхода 37 в первом такте не оказывает влияния на работу узлов устройства. Сигналом с выхода 38 в регистры 52 блоков 8 записывается начальное значение информационного сигнала аппроксимации из регистра 18 (по

управляющему сигналу с выхода 35, соответствующим образом обеспечивающего коммутацию мультиплексоров 51). После этого сигнал на выходе 35 снимается и больше не формируется до окончания режима.

На входы 59 сумматоров блоков 8 подаются индивидуальные коды для каждого блока 8, определяющие скорость изменения аппроксимирующего сигнала на каждом блоке анализа (его производную). Сумматоры 53 являются алгебраическими, то есть, на выходах они формируют сумму входных кодов с учетом их знаков. Рассмотрим принцип формирования сигналов (кодов) на входах 50 блоков 8.

Пусть число блоков 8 (К) равно семи. Тогда на входы 59 блоков 8 подаются соответственно трехразрядные коды, старший разряд которых является знаковым (естественно, что старший разряд чисел, содержа0 щихся в блоках 16-18, 52, 53 - также - знаковый), На вход 59 блока 8i подается код 000 (соответствующий нулевой производной аппроксимирующего сигнала); на вход 592 - код соответствующий положи5 тельной производной с минимальным градиентом; на вход 59з - код 010, 594 - 011, соответствующий положительной производной с максимальным градиентом; на вход 59з - код 101, с учетом старшего знака определяющий отрицательную производную аппроксимирующего сигнала с минимальным градиентом; на вход 59б код 110, на вход 59 - код отрицательная производная с максимальным градиентом. Эти коды определяют знак и значение градиентов изменения сигналов (аппроксимирующих) в блоках 8, и - также - номера (в десятичном эквиваленте) входов шифратора 71 и блока 15 и групп информационных входов мультиплексора 25 устройства.

Таким образом, на выходах сумматоров 53 формируются экстраполированные для каждого блока анализа значения следующих отсчетов соответствующих аппроксимирующих сигналов. Эти значения сравниваются в устройствах сравнения 54 с значением следующего отсчета из резистора 17. Если разность(ее абсолютная величина, без учета знака), этих значений в некотором блоке анализа превышает допустимую погрешность аппроксимации, (напомним, для следующего отсчета (I)), то с выхода блока сравнения 73 (фиг.4) формируется единичный сигнал. Этот сигнал физически свидетельствует о том, что для данного значения производной текущий отсчетявля- ется последним, при котором погрешность аппроксимации находится в пределах допуска, а далее данная ветвь аппроксимации должна быть.отвергнута.

С задержкой относительно импульса на выходе 38, формируется импульс на выходе 39 в блоке 19, который передним фронтом через элемент И 58 записывает значения сигналов с выходов блоков 54 в триггеры 56, будучи в начальном состоянии - в нулевом состоянии, эти триггера положительными потенциалами на инверсных выходах разрешают прохождение сигнала с выхода 39 через элементы И 58; однако, в каждом канале при установке триггера 56 в единичное состояние, дальнейшее прохождение импульсов на их тактовый вход запрещается нулевым сигналом с инверсного выхода до окончания данного интервала (цикла) аппроксимации.

Сигналы с триггеров 56 по выходам 48 поступают на входы элемента И 10. Если все блоки анализа принимают решение (описанным выше образом), что дальнейшие - последующие - отсчеты выходят за границы допустимой погрешности, то на выходе элемента И 10 формируется единичный сигнал. Если же хотя бы один из блоков анализа цопускает последующую аппроксимацию сигнал с триггера - нулевой), то нулевой :игнал с выхода элемента И 10, поступая по 1ыжоду 33 а блок 19, закрывает злемент W 69 1 препятствует формированию импульса записи в блок памяти и перезаписи начального значения в регистры 52 блоков 8.

Аналогично продолжается процесс для последующих тактов работы устройства; 5 при этом включается в работу счетчик 6, подсчитывающий число тактов данного интервала аппроксимации.

На некотором такте аппроксимации все триггеры 56 кроме одного или двух

0 (смежных по значениям производной) устанавливаются в единичное значение; в дальнейшем, достигается такт, на котором все триггеры 56 УСТАНАВЛИВАЮТСЯ В ЕДИНИЧНОЕ значение, что свидетельству5 ет о том, что ни одно значение производной не обеспечивает заданной точности аппроксимации (напомним, что это сравнение производится для следующих за текущими отсчетами). При этом устройство организу0 ет процесс записи данных по текущему интервалу аппроксимации. Это осуществляется следующим образом. При наличии всех единичных сигналов с триггеров 56, с одного или двух смежных (по значениям

5 производных) устройств сравнения 55 блоков 8 формируются сигналы управления дешифратором 15, Принцип работы устройств 55 аналогичен принципу работы устройств 54, однако, устройства 55 анализируют вы0 полнение условия: разность текущего аппроксимирующего значения и текущего входного значения меньше допустимой погрешности аппроксимации, в этом случае на выходе блока 55 формируется единичный

5 сигнал. Таким образом, при принятии решения об окончании текущего интервала аппроксимации (появление сигнала на выходе элемента И 10), один или два смежных сигнала с выходов блоков 55 - выходов 49 0 имеют единичные значения; эти сигналы определяют новый начальный уровень аппроксимирующего напряжения на следующем интервале аппроксимации. Поступая на входы блока 15, данные сигналы преобразу5 ются на выходах элементов 70 И в позиционный единичный код, причем позиция единицы определяет номер блока анализа, который имеет новое начальное значение аппроксимирующего сигнала для устройст0 ва в следующем интервале аппроксимации (возвращаясь к описанию работы устройства по тактам каждого интервала аппроксимации, добавим, что s каждом такте по . выходному сигналу с выхода 38 блока 19 в

5 регистры 52 записывается в каждом блоке 8 новое значение аппроксимирующего сигнала, сформированное на выходах сумматора 53, которые подключаются к информационным входам регистра 52- мультиплексором 51 при нулевых уровнях сигналов на обоих

управляющих входах мультилексора 51), что обеспечивает формирование в каждом блоке анализа изменяющегося аппроксимирующего сигнала з соответствии с присущим данному блоку анализа значением производной аппроксимирующей функции). Включение выходов 49 в последующие инверсные входы элементов 70 И последующих каналов аппроксимации обеспечивает единственность единичного значения сигнала на совокупности входов шифратора 71 даже в том случае, когда при единичном сигнале на выходе элемента И 10, имеют место два сигнала единичных с выходов 49 блоков 8.

Шифратор 71 предназначен для преобразования позиционного единичного кода на входах в эквивалентный двоичный код на выходах. Так, в приведенном выше примере, при семи блоках анализа, выходы 49 соединены с входами блока 71 следующим образом: выход 491 (с нулевым значением производной)-с входом нулевым шифратора 7.1, выход 49г - через элемент И 70а (как и все остальные - через одноименные элементы И 70) - с 1-ым входом блока 71, выход 49з-с 2-м входом, выход494-с3-м входом, выход 49в - с 5-м входом, выход 49б - с 6-м входом, выход 49 (код градиента производной - 111)-с 7-м входом блока 71. Четвертый сход блока 71 заземлен. Таким образом обеспечивается (для любого конкретного числа блоков анализа) соответствие номеров каналов (блоков анализа) значениям производной, которые записываются с выхода 44 блока 15 в соответствующую ячейку блока памяти 7.

Номера групп информационных входов мультиплексора 25 подключаются к выходам 50. блоков 8 совершенно аналогично принципу подключения выходов 49 к входам блока 71,

Разрешающий сигнал с выхода элемента И 10, совместно с разрешающим сигналом на выходе 30 (входе режима работы, имеющем нулевое значение в режимеформирования) открывают элемент И 69 блока 19, в результате чего с задержкой относительно сигнала с выхода 39, на его выходе появляется, сигнал, запускающий формирователь 61, с выхода которого сигнал 40 через элемент ИЛИ 24 передним фронтом запи- с ывает в заданную ячейку блока памяти 7 значение производной текущего (заканчивающегося) интервала аппроксимации из блока 15, количество тактов данного интервала аппроксимации из счетчика 6; переключает мультиплексоры 51 блоков 8 сигналом на втором управляющем входе таким образом, что на выходы мультиплексоров коммутируется выходной сигнал мультиплексора 25 (к настоящему моменту времени дешифратором 15 на выходах мультиплексора 25 формируется текущий код аппроксимирую- щего сигнала того канала, который выбран для начального значения следующего интервала аппроксимации). Сигнал с выхода элемента И 69 через элемент ИЛИ 63 формирует следующий импульс, проходящий 0 вслед за тактовым через элементы 66-68, и по выходам 37 и 38 записывающий в регистры 52 новое начальное значение аппроксимирующей функции (являющееся, естественно, конечным значением текуще- 5 го, заканчивающегося интервала аппроксимации). Сигнал с выхода 40 блока 61 должен иметь длительность, несколько большую, чем интервал времени от момента записи до новой установки регистров 52 блоков В; этот 0 сигнал сбрасывает триггеры 56 через элемент ИЛИ 57, однако к моменту формирования сигнала на выходе 39 сигнал с выхода 40 должен быть снят; это организуется выбором параметров формировате- 5 лей 61. Сигналом с выхода 39 триггеры 56 устанавливаются (или нет) уже для нового начального значения следующего интервала аппроксимации.

С задержкой, определяемой элементом 0 20 (обеспечивающим корректную запись в блок памяти 7), счетчик 5 инкрементируется, задавая новую ячейку, в которую будет записана информация для следующего интервала аппроксимации, а счетчик тактов 5 сбрасывается в исходное состояние, для подсчета числа тактов следующего интервала аппроксимации, соответственно сигналами через элементы ИЛИ 22 и 23.

Далее аппроксимация по новому интер- 0 валу осуществляется совершенно аналогичным образом.

Пользователь определяет конец аппроксимации данного входного сигнала в целом следующим образом: на вход останова 5 32 подается в произвольный момент времени положительный сигнал. Этот сигнал поступает на дополнительный (признаковый) разряд соответствующей ячейки памяти блока 7, и с задержкой, определяемой бло- 0 ком 21, через элемент ИЛИ 24 формирует сигнал записи: при этом в блок памяти 7, в последнюю ячейку данного аппроксимирующего сигнала записывается вся информация, как и в конце каждого интервала 5 аппроксимации; кроме того, записывается единица в старший разряд данной ячейки (эта единица при генерировании будет служить для ограничения генерирования). (Для снятия требований к продолжительности сигнала останова, на эходе 32 может быть

воеден формирователь импульса, не показанный на чертеже). Этот же сигнал с выходи 32 .возвращает триггер 64 в нулевое состояние, заканчивая процесс формирования аппроксимирующей функции для заданного входного сигнала.

Заметим, что информация, записываемая в блок памяти с выходов 44 однозначно определяет знак (старший разряд) и значе- н/ie (остальные разряды) производной аппроксимирующего сигнала для каждого конкретного интервала аппроксимации.

Рассмотрим далее работу устройства в режиме генерирования аппроксимирующей функции.

Перед началом работы устройства на вход 30 подается единичный потенциал, который поддерживается в течение всего времени работы устройства в данном режиме. h а входы 28 аналогично режиму формирования подается код начальной ячейки блока памяти, в которой ранее была записана тре- бмемая функция аппроксимации; на входы 29 подается код определяющий начальный уэовень аппроксимирующего сигнала (как Было указано ранее, для абсолютно точного Начального значения этот код должен быть запомнен в дополнительном блоке памяти, не показанном на чертежах - для каждого аппроксимируемого входного сигнала; однако, выбор по желанию пользователя про- мзвольного начального значения дополнительно позволяет расширить функциональные возможности заявляемого устройства, так как позволяет по заданию регулировать постоянную составляющую аппроксимирующего сигнала.

Сигналом запуска на 31 входе 64 - триг- гэр устанавливается в единичное состояние, разрешая формирование импульсов на выходе 37 в данном режиме сигналы на выходах 38 и 39 не имеют значения, а сигнал н а выходе 40 не формируется, так как на инверсном входе элемента И 69 - единич- ь ый сигнал с входа 30 устройства,

Сигнал с выхода 35 осуществляет за- г ись начальной информации в блоки 3 и 5; обнуляет блок 6 (в данном режиме это не имеет значения); так как в данном режиме ь е осуществляется запись в блок 7, процес- сы, происходящие в блоках, описываемых в г редыдущем режиме (формирования) также i- e имеют значения.

Положительный потенциал с выхода триггера 64 - с выхода 36 - открывает элемент И 9, через который импульсы с генератора 1 начинают поступать на управляемый делитель частоты, коэффициент деления которого таков, (как и в прототипе), что с его Е ыхода импульсы на счетный вход счетчика

3 (реверсивного) поступают пропорционально значению производной (ее градиенту) для данного (начиная с первого) интервалов генерирования аппроксимиру- 5 ющей функции. Направление счета счетчика 3 соответствует сигналу знака производной текущего интервала аппроксимации, также снимаемого с выхода блока 7 (напомним, он был записан, как старший разряд кода с

0 выхода 44 блока 15). Сигналы тактовых импульсов с выхода 37 блока управления 19 поступают на счетный вход счетчика 4 (в исходном состоянии (в исходном состоянии -имеющем нулевое содержимое, цепьобну5 ления не показана, как и некоторые другие цепи начальной установки; начальная установка данного счетчика может быть осуществлена, например, сигналом, укороченным дополнительным формирователем с выхода

0 35 устройства,объединенным на элементе ИЛИ с сигналом с выхода блока 14), и, с его выходов код числа текущих тактов поступает на первый вход блока сравнения 26, на второй вход которого поступает код числа

5 тактов данного интервала аппроксимации с соответствующих выходов блока 7 памяти, При достижении числом тактов генератора 65 соответствующего значения, равного коду с выхода блока 7, блок 26 срабатывает,

0 сигнал с его выхода через открытый элемент И 14 обнуляет счетчик 4, через элемент ИЛИ 22 инкрементирует счетчик 5, задавая здрес следующей ячейки памяти блока 7 для формирования нового интервала аппроксима5 ции; после чего начинается новый интервал генерирования аппроксимирующего сигнала.

На последнем интервале генерирования аппроксимирующего сигнала на выходе

0 признака окончания блока памяти 7 появляется единичный потенциал, и после срабатывания блока 26 появляется сигнал на выходе 34 элемента И 13, который сбрасывает триггер 64 через элемент ИЛИ 62, воз5 вращая устройство в нерабочее состояние. Таким образом, в данном режиме сигнал . останова формируется автоматически.

Подбором частоты генератора 1, делителя 2 (коэффициента его деления, то есть,

0 принципа управления им), можно по желанию пользователя регулировать размах и временной масштаб генерируемого аппрок- симационного сигнала, в частности, обеспечить полное соответствие этого сигнала

5 записанному в блоке памяти.

Таким образом, наряду с сохранением

достоинства прототипа, заключающемся в

точности аппроксимации и значительном

сокращении объема блока памяти, заявляе мре устройство позволяет расширить возможности генерирования аппроксимирующих сигналов, во-первых, за счет обеспечения возможности формирования аппроксимирующих сигналов, как описано выше, и, во-вторых, за счет обеспечения по желанию пользователя воспроизведения аппроксимирующих сигналов с требуемыми временными и амплитудными масштабами, а также с требуемой постоянной времени. Ф о р м у л а и з о б р е т е н и я 1, Устройство для кусочно-линейной аппроксимации, содержащее генератор тактовых импульсов, первый элемент И, управляемый делитель частоты, два счетчика, блок сравнения и блок памяти, причем выход генератора тактовых импульсов соединен с первым входом первого элемента И, выход которого соединены с тактовым входом управляемого делителя частоты, управляющие входы которого подключены к выходам первой группы блока памяти, выходы второй группы которого соединены с входами первой группы блока сравнения, выход управляемого делителя частоты соединен со счетным входом первого счетчика, выходы которого являются информационными выходами устройства, отличающееся тем, что, с целью расширения класса решаемых задач за счет дополнительной возможности формирования аппроксимирующего сигнала, в него введены группа блоков анализа погрешности, с второго по шестой элементы И, три элемента ИЛИ. два элемента задержки, третий и четвертый счетчики, два регистра, дешифратор, мультиплексор и блок управления, причем информационный вход устройства подключен к информационному входу первого регистра, выход которого соединен с информационным входом второго регистра и входами первой группы всех блоков анализа погрешности, выходы второго регистра соединены с входами второй группы всех блоков анализа погрешности, выходы первой, второй и третьей групп которых соединены соответственное входами второго элемента И, входами дешифратора и информационными входами мультиплексора, адресные входы которого соединены с выходами дешифратора, и информационными входами первой группы блока памяти, вход задания режима работы устройства соединен с одноименным входом блока управления, вторым входом первого элемента И и первыми входами третьего, четвертого и шестого элементов И, выход блока сравнения соединен с вторым входом шестого элемента И, выход которого соединен с входом сброса второго счетчика и первыми входами пятого элемента И и первого элемента ИЛИ, второй вход которого подключен к выходу первого элемента задержки и первому входу второго элемента ИЛИ, выходы первого и второго элементов ИЛИ соединены со счетным входом третьего счетчика и входом сброса четвертого счетчика, выходы которого подключены к информационным входам второй группы блока памяти, адресные входы которого соединены с выходами третьего счетчика, ин0 формационные входы третьего и первого счетчиков соединены с установочными входами соответственно первой и второй групп устройства, первый и второй выходы блока памяти соединены соответственно с входом

5 направления счета первого счетчика и вторым входом пятого элемента И, выход которого и выход второго элемента И соединены соответственно с входами формирования нового интервала аппроксимации и входом

0 разрешения записи блока управления, выходы третьего и четвертого элементов И соединены соответственно с синхровходом первого счетчика и счетным входом второго счетчика, выходы которого подключены к

5 входам второй группы блока

сравнения, выход третьего элемента ИЛИ соединен с входом разрешения записи блока памяти, вход запуска устройства соединен с одноименным входом блока

0 управления, вход останова устройства соединен с входом останова блока управления с информационным входом блока памяти и входом второго элемента задержки, выход . которого подключен к первому входу треть5 его элемента ИЛИ, первый выход блока управления соединен с входами установки всех блоков анализа погрешности, синхровходом третьего счетчика и вторыми входами второго элемента ИЛИ и третьего элемента

0 И, второй выход - с третьим входом первого элемента И, третий выход - со счетным входом четвертого счетчика, вторым входом четвертого элемента И, четвертый выход - с входами разрешения записи погрешности

5 всех блоков анализа погрешности, пятый выход - с входами начальной установки нового интервала аппроксимации всех блоков анализа погрешности, шестой выход - с вхо- дами управления всех блоков анализа по0 грешности, вторым входом третьего элемента ИЛИ и с входом первого элемента задержки, седьмой выход - с синхровхода- ми первого и второго регистров, выходы мультиплексора соединены с входами

5 третьих групп всех блоков анализа погрешности.

2. Устройство по п. 1, от л и ча ю щее- с я тем, что блок управления содержит первый и второй формирователи импульсов, первый и второй элементы ИЛИ, генератор

тактовых импульсов, триггер, первый, второй и третий элементы задержки, элемент И, первый вход которого соединен с выходом третьего элемента задержки, а второй ЕХОД и инверсный третий являются соответственно входом разрешения записи и входом задания режима блока, вход запуска блока соединен с входом первого формирователя импульсов и S-входом триггера, R- вход которого подключен к выходу первого элемента ИЛИ, первый и второй входы ко- тэрого являются соответственно входом останова и входом формирования нового интервала аппроксимации блока, выход т эиггера подключен к входу генератора тактовых импульсов, выход которого соединен с первым входом второго элемента ИЛИ, в орой вход которого подключен к выходу элемента И и входу второго формирователя и ипул ьсов, выход второго элемента ИЛ И соединен с входом первого элемента задержки, выход которого соединен с входом второго элемента задержки, выход которого подключен к входу третьего элемента задержки, выходы первого формирователя импульсов, триггера, генератора тактовых импульсов, первого и второго элементов задержки, второго формирователя импульсов и дополнительный выход генератора тактовых импульсов являются выходами блока ее ответственно с первого по седьмой.

I 3. Устройство по п. 1, о т ли ч а ю щ е е- с ч тем, что блок .анализа погрешности содержит мультиплексор, регистр, алгебраический сумматор, первую и вторую схемы сравнения, триггер, элемент ИЛИ и элемент

И, причем входы первых групп первой и второй схем сравнения являются соответственно входами первой и второй групп блока, выход регистра подключен к входам второй 5 группы второй схемы сравнения и первому входу алгебраического сумматора, второй вход которого подключен к входу установки блока, а выход - к входам второй группы второй схемы сравнения и информацион0 ным входам первой группы мультиплексора, выход которого подключен к информационному входу регистра, управляющий вход которого является входом разрешения записи блока, установочный вход блока соединен с

5 первым входом элемента ИЛИ и первым управляющим входом мультиплексора,второй управляющий вход которого соединен с вторым входом элемента ИЛИ и является управляющим входом блока, первый вход

0 элемента И соединен с входом начальной установки нового интервала аппроксимации блока, второй вход-подключен к инверсному выходу триггера, а выход - к тактовому входу триггера, прямой выход ко5 торого соединен с выходом первой группы блока, выход второй схемы сравнения соединен с информационным входом триггера, вход сброса которого подключен к выходу элемента ИЛИ, выходы первой схемы срав0 нения и регистра соединены соответственно с выходом второй и третьей групп блока, входы второй схемы сравнения соединены с входами второй группы мультиплексора, информационные входы группы которого яв5 ляются третьими входами третьей группы блока.

фаа{.

Ш.1

фиг.З