Цифровой демодулятор сигналов фазоразностной модуляции первого и второго порядка Советский патент 1993 года по МПК H04L27/22 

Изобретение относится к радиотехнике и может использоваться в выходных устройствах для демодуляции сигналов с однократной фазоразностной модуляцией первого (Ф РМ-1) и второго (Ф РМ-2) порядка и нестабильной частотой несущей.

Цель изобретения - повышение помехоустойчивости при демодуляции сигналов с однократной фазоразностной модуляцией первого порядка.

Изобретение поясняется чертежами.

На фиг. 1 изображена структурная электрическая схема цифрового демодулятора сигналов фазоразностной модуляции первого и второго порядка.

Цифровой демодулятор сигналов фазоразностной модуляции первого и второго порядка содержит генератор 1, выход которого подключен к входу формирователя 2 тактовых импульсов и первому сигнальному входу фазоцифрового преобразователя 3, второй сигнальный вход и управляющий вход которого соединены соответственно с выходом ограничителя-формирователя 4, вход которого является входом-демодулято- ра, и выходом формирователя 2 тактовых импульсов, который подключен к управляющему входу многоканальной линии 5 задержки, сигнальные входы которой соединены с выходами фазоцифрового преобразователя 3, и к первому управляющему входу ус- реднителя 6, второй управляющий вход, сигнальные входым выходы которого соединены соответственно со знакоуправляю- щим и сигнальными выходами фазоцифрового дискриминатора 7 и одними входами первого компенсирующего сумматора 8, другие входы и выходы которого соединены соответственно с выходами фазоцифрового преобразователя 3 и с одними входами фазоцифрового дискриминатора 7, к другим входам которого подключены соответствующие выходы многоканальной линии 5 задержки, которые соединены с одними входами решающего блока 9, выход которого подключен ко входу фильтра нижних частот 10, выход которого является выходом демодулятора, умножитель 11 на два и второй компенсирующий сумматор 12, входы и выходы которого соединены соответственно с выходами фазоцифрового преобразователя 3 и умножителя 11 на два, к входам которого подключены выходы усред- нмтеля .б, и с другими входами решающего блока 9.

Цифровой демодулятор сигналов фазоразностной модуляции первого и второго порядка работает следующим образом.

Входной синусоидальный сигнал с однократной фазоразностной модуляцией первого (ФРМ-1) или второго (ФРМ-2) порядка поступает на вход ограничителя-фор- мирователя 4, где происходит его ограничение и формирование импульсной последовательности. Причем во время положительных полупериодов сигнала амплитуда импульсов становится равной лог. 1, а во время отрицательных - лог. О. С выхода ограничителя А ограниченный и сформированный сигнал поступает на второй сигнальный вход фазоцифрового преобразователя 3, на первый сигнальный вход этого же фазоцифрового преобразователя 3 поступают импульсы с генератора 1 с частотой fо. а на управляющий вход поступают тактовые импульсы с формирователя 2 тактовых импульсов. На выходах фазоцифрового преобразователя 3 в момент действия фронта каждого тактового импульса устанавливается определенное двоичное число, численно

равное количеству периодов частоты fa поступивших на фазоцифровой преобразователь 3 в течение интервала времени, начавшегося в момент установления заднего фронта предыдущего тактового импульса

5 и заканчивающегося в момент установления ближайшего переднего фронта импульса сигнала.

Это двоичное п-разрядное число на выходах фазоцифрового преобразователя 3

0 будет пропорционально текущему мгновенному значению фазы ограниченного и сфор- мированного сигнала, измеренному в момент действия тактового импульса. Причем максимальному значению двоичного

5 числа, равному 2П, соответствует максимальное значение фазы сигнала, равное 2л: (360°).

При номинальной частоте сигнала и отсутствии фазовой манипуляции мгновенные

0 значения фазы сигнала на выходе фазоцифрового преобразователя 3, приняв случайную величину, не изменяются от одного такта к другому.

Текущие мгновенные значения фазы

5 сигнала поступают на сигнальные входы многоканальной линии 5 задержки, в каждом из каналов которой осуществляется задержка соответствующего разряда двоичного числа на величину t, равную дли0 телкности одной элементарной посылки t Т для сигналов с ФРМ-1 и длительности t 2Т для сигналов с ФРМ-2. Кроме того, каждый канал многоканальной линии 5 задержки имеет выход, обеспечивающий

5 задержку сигнала на величину t/2, равную половине величины задержки одного канала.

При номинальной частоте сигнала и равенстве фаз колебаний сравниваемых посылок паразитный фазовый сдвиг Ду, равный

0 разности мгновенных значений текущих и задержанных на время гфаз сигнала, равен нулю, а мгновенные значения этих фаз одинаковы и неизменны. Также равен нулю па- . разитный фазовый сдвиг А0, равный

5

разности мгновенных значений текущих и задержанных на время t/2 фаз сигнала. Если же отклонение Af частоты сигнала отличается от нуля, то мгновенные значения текущих и задержанных фаз сигнала начнут

медленно изменяться с частотой повторения, равной Af, а паразитный фазовый сдвиг Добудет оставаться неизменным и равным:

Др 2я-ДК

где Af - отклонение частоты сигнала от номинального значения, Гц;

t - время задержки в одном канале, с.

Паразитный фазовый сдвиг Д0. между текущими и задержанными на время t/2 значениями фаз сигнала при этом равен:

.

Как было отмечено выше, наличие паразитного фазового сдвига Ду приводит к значительному ухудшению помехоустойчи- вфсти автокорреляционного демодулятора. Поэтому с целью повышения помехоустой- чйвости при демодуляции сигналов с однократной фазоразностной модуляцией первого порядка в цифровом демодуляторе сигналов фазоразностной модуляции первого и второго порядка осуществляется ав- тематическая компенсация паразитного фазового сдвига Д(р с помощью второго компенсирующего сумматора умножителя 11 на два и кольца фазовой автоподстройки,содержащего первый компенсирующий сумматор 8, усреднитель 6 и фазоцифровой дискриминатор 7.

Текущие значения фазы сигнала с выхода фазоцифрового преобразователя 3 поступают на одни входы первого и второго компенсирующего сумматора 8 и 12. На другие входы компенсирующего сумматора 8 и входы умножителя 11 на два поступает корректирующий код, вырабатываемый в кольце фазовой автоподстройки. С выхода умножителя 11 на два удвоенная величина корректирующего кода поступает на сооот- ветствующие входы второго компенсирующего сумматора 12.

Такое подключение сумматоров 8 и 12 к выходам усреднителя 6 приводит к тому, что значение корректирующего кода, суммирующееся с текущим значением фазы сигнала во втором компенсирующем сумматоре 12, будет в два раза больше, чем значение кор- ректирующего кода, суммирующееся с текущим значением фазы сигнала в первом компенсирующем сумматоре 8. Время задержки фаз сигнала, поступающих-с многоканальной линии 5 задержки на одни входы решающего блока 9, также в два раза боль-, ше, чем время задержки фаз сигнала, поступающих с выходов многоканальной линии 5 задержки на другие входы фазоцифрового

5

0

5

0 5 0

5 0

5 0 5

дискриминатора 7. Следовательно, фазовый сдвиг между откорректированным значением текущей фазы сигнала и задержанным значением фазы сигнала на входах решающего блока 9 будет в два раза больше, чем фазовый сдв иг между откорректированным значением текущей фазы сигнала и задержанным значением фазы сигнала на входах фазоцифрового дискриминатора 7.

Откорректированное значение А текущей фазы сигнала с выходов первого компенсирующего сумматора 8 поступает на одни входы фазоцифрового дискриминатора 7. На другие входы фазоцифрового дискриминатора 7 подается задержанное на время t/2 значение В фазы сигнала, поступающее с выходов многоканальной линии 5 задержки. Фазоцифровой дискриминатор 7 представляет собой устройство, в котором каждой паре двоичных n-рэзрядных чисел А и В, поступающих на его входы, соответствует определенное (п-1)-разрядное двоичное число Z на его выходе. Это число Z остается неизменным в течение промежутка времени, равного периоду тактовой частоты, и может изменяться только п момент действия тактовыхимпульсов. Старший(гН) разряд этого числа Z является знакоуправ- ляющим разрядом, показывающим необходимость увеличения или уменьшения корректирующего кода. Остальные разряды определяют величину фазового рассогласования AZ в виде (п-2)-разрядного дпоичного числа. Схемная реализация флзоцифрового дискриминатора 7 может быть представлена в виде программируемого запоминающего устройства или в виде комбинационной схемы.

Принцип работы фазоцифрового дискриминатора 7 можно пояснить с помощью табл. 1, расположенной ма фиг. 2, где показано состояние выходов фазоцифрового дискриминатора 7 в зависимости от величин четырехразрядных (п А) двоичных чисел А и В. Состояние старшего (п-1) разряда обозначено знаками + . Причем знаку + соответствует состояние лог. О, а знаку лог. 1. Величина фазового рассогласования AZ представлена в десятичном коде. Сигнальные выходы фазоцифрового дискриминатора 7 соединены с соответствующими входами усреднителя 6, первый п второй управляющие входы которого соединены соответственно с выходами формирователя 2 тактовых импульсов и со знакоуправляющим выходом фазоцифрового дискриминатора.

Усреднитель 6 представляет собой блок, в который записывается многоразрядное двоичное число, старшие разряды которого, оыведениые на выходы усреднителя 6, соединены с соответствующими входами первого компенсирующего сумматора 8 и входами умножителя 11 на два. Причем во время действия каждого тактового импульса это число уменьшается или увеличивается в зависимости от состояния знакоуправляющего выхода фазо- цифрового дискриминатора 7 на величину, чис- ленно равную величине фазового рассогласования Д2. Чем больше разрядов содержит число, тем реже будут меняться потенциалы старших разрядов и, следовательно, большее усреднение можно получить при формировании корректирующего кода. Следовательно, количество разрядов двоичного числа определяет инерционность и время вхождения в синхронизм кольца фазовой автоподстройки. При отклонении частоты сигнала от номинального значения на соответствующих входах первого и второго компенсирующего сумматоров 8 и 12 автоматически устанавливается такой корректирующий код, при котором фазовый сдвиг между значениями фазы А и В на входах фазоцпфро.вого дискриминатора 7 стремится к 0 или Л, а фазовый сдвиг между значениями фазы В на входах решающего блока 9 стремится к О или 2 п . Следовательно, исключается неоднозначность решений или обратная работа о выходном продемодулированном сигнале. При достижении одной из двух точек (0 или л ) устойчивого равновесия фазоцифровой дискриминатор 7 начнет выдавать нулевые значения фазового рассогласования AZ, а корректирующий код будет оставаться неизменным, следовательно, кольцо фазовой автоподстройку войдет в синхронизм.

Как было отмечено выше, на одни входы решающего блока 9 поступает скорректированное значение А текущей фазы сигнала, на другие входы - задержанное на t значение В фазы этого же сигнала. Причем при демодуляции сигналов с ФРМ-1 задержка фазы сигнала равна длительности одной элементарной посылки t Т, а при демодуляции сигналов с ФРМ-2-длительно- сти двух элементарных посылок t 2Т.

Решающий блок 9 производит действия над двоичными n-разрядными числами А и В, в результате которых каждой паре двоичных чисел соответствует определенное состояние (лог. О или лог. 1) выхода решающего блока 9. Принцип работы решающего блока 9 можно пояснить с помощью табл. 2, расположенной на фиг. 3, где показано состояние его выхода в зависимости от величин четырехразрядных двоичных чисел А и В, поступающих на его входы. Схемная реализация решающего блока 9 может быть

представлена в виде программируемого запоминающего устройства или в виде комбинационной схемы.

К выхОДу решающего блока 9 подключен фильтр 10 нижних частот, обеспечивающий фильтрацию высокочастотных составляющих и формирование выходных импульсов.

Применение второго компенсирующего

0 сумматора 12, одни входы которого подключены к выходам фазоцифрового преобразователя, другие входы через умножитель 11 на два - к сигнальным выходам усреднителя, а выходы соединены с соответствующи5 ми входами решающего блока 9, обеспечивает автоматическую компенсацию паразитного фа зового сдвига Дуз на входах решающего блока 9, устраняет неоднозначность решений в выходном продемо0 дулированном сигнале и повышает помехоустойчивость цифрового демодулятора сигналов фазоразнбстной модуляции первого и второго порйдка при демодуляции сигналов с однократной ФРМ-1.

5

Формула изобретения Цифровой демодулятор сигналов фазо- разностной модуляции первого и второго порядка, содержащий генератор, выход ко0 торого подключен к первому сигнальному входу фазоцифрового преобразователя, второй сигнальный вход и управляющий вход которого соединены соответственно с выходом ограничителя-формирователя,

5 вход которого является входом демодулятора, и выходом формирователя тактовых импульсов, который подключен к управляющему входу многоканальной линии задержки, сигнальные входы которой

0 соединены с выходами фазоцифрового преобразователя, и к первому управляющему входу усреднителя, второй- управляющий вход, сигнальные входы и выходы которого соединены соответственно с знакоупрявля5 ющим и сигнальными выходами фазоцифрового дискриминатора и одними входами первого компенсирующего сумматора, другие входы и выходы которого соединены соответственно с выходами фазоцифрового

0 преобразователя и с одними выходами фазоцифрового дискриминатора, к другим входам которого подключены соответствующие выходы многоканальной линии задержки, .. которые соединены с одними входами ре5 шающего блока, выход которого подключен к входу фильтра нижних частот, выход которого является выходом демодулятора, отличающийся тем, что, с целью повышения помехоустойчивости при демодуляции сиг- налов с однократной фазорззностной модусоответственно с выходами фазоцифрового . блока.

8иг.

Использование: в радиотехнике, в выходных устройствах для демодуляции сигналов с однократной фазоразностной модуляцией первого (ФРМ-1) и второго (ФРМ-2) порядка и нестабильной частотой несущей. Сущность изобретения: цифровой демодулятор содержит генератор, выход которого подключен к входу формирователя тактовых импульсов и к первому сигнальному входу фазоцифрового преобразователя, второй сигнальный вход и управляющий вход которого соединены соответственно с выходом ограничителя-формирователя, вход которого является входом демодулятора, и выходом формирователя тактовых импульсов, который подключен к управляющему входу многоканальной линии задержки, сигнальные сходы которой соединены с выходами фазоцифрового преобразователя, и к первому управляющему входу усредните- ля, второй управляющий вход, сигнальные входы и выходы которого соединены соответственно со знзкоуправляющим и сигнальным выходами фазоцифрового дискриминатора и одними входами первого компенсирующего сумматора, другие входы и выходы которого соединены соответственно с выходами фазоцифрового преобразователя и с одними входами фазоцифрового дискриминатора, к другим входам которого подключены соответствующие выходы многоканальной линии задержки, которые соединены с одними входами решающего блока, выход которого подклю- . чем к входу фильтра нижних частот, выход которого является выходом демодулятора. Повышение помехоустойчивости достигается за счет введения второго компенсирую- | щего сумматора, одни входы которого подключены к выходам фазоцифрового преобразователя, другие входы через умножи- тель на два - к сигнальным выходам усреднителя, а выходы соединены с соот- ветствующими входами решающего блока. 3 ил. СО с 00 со 00 со 00 N со

Фиг. t

/

..

Фиг. 3

То&лицо f