ЦИФРОВОЙ ИЗМЕРИТЕЛЬ ПЕРИОДИЧЕСКИХ ИНТЕРВАЛОВ ВРЕМЕНИ Советский патент 1972 года по МПК G04F10/04 

Изобретение относится к области измерительной техники, в частности к цифровым измерителям периодических интервалов времени, и может быть использовано для повышения точности измерения интервалов времени. Р1звестны цифровые измерители периодических интервалов времени, содержащие триггер, ключи, генератор квантующих импульсов, времязадающий каскад, состоящий из делителя частоты и триггера, и счетчик. Недостатком известных устройств яляется пониженная точность измерения из-за наличия ошибок квантования. С целью повышения точности измерения в предлагаемом измерителе к одному из входов триггера подключен выход первой линии задержки, один из входов последней подсоединен к стартовому входу измерителя вторые входы линии задержки подключены к одному из входов первого дешифратора, второй вход последнего подсоединен одновременно к одному из входов каскада сброса и к одному из выходов дополнительного триггера, вход последнего через логическую схему «И и дополнительные ключи подключен на один из выходов счетчика, к другому входу которого подсоединен выход каскада сброса; третий выход первого дещифратора подключен одновременно к одному из входов второго дешифратора, к одному из входов каскада поразрядного пер€носа и к выходу регистра памяти, а вход последнего через дополнительные ключи подсоединен к выходу счетчика, причем второй вход второго дешифратора подключен одновременно ко второму выходу дополнительного триггера и ко второму входу каскада сброса, а третий вход последнего подсоединен к делителю частоты времязадающего каскада, а ко входу вре.мязадающего триггера подключен второй вход каскада поразрядного переноса, а выход последнего подключен к одному из входов счетчика, причем выход второго дешифратора подключен к одному из входов второй линии задержки, второй вход носледней подсоединен к стоповому входу измерителя, выходы второй линии задержки подсоединены ко второму входу триггера. На фиг. 1 приведена блок-схема предлагаемого измерителя; иа фиг. 2 - вариант схемы поразрядного переноса. Измеритель состоит из коммутируемых первой линии задержки / и второй линии задержки 2, триггера 3, ключей 4 и 5, счетчика 6, схемы «И 7, дополнительного триггера 8 и времязадающего триггера 9, квантующего генератора 10, каскада сброса //, дополнительных ключей 12, делителя частоты 13, который с триггером 9 составляет времязадающую схему, регистра памяти 14, первого дешифратора /5 и второго дешифратора 16 и каскада перезарядного переноса 17, состоящего из ключей 18 и линий задержки 19. РЬмеритель работает следующим образом. Измеряемый интервал времени ограничиБается импульсом пачала, поступающим на стартовый вход, и импульсом конца, поступающим на стоповый вход. Лннии задержки / и 2 в исходно.м состоянии сдвига не вносят. Входные импульсы поступают на триггер 3, на его выходе появляются прямоугольные импульсы с длительностью, равной длительности измеряемого интервала, квантующиеся в ключе 4 импульсами квантующего генератора 10. Оби1,ее количество импульсов, проходящих через ключ 5 за измерительное время, которое формируется триггером 9 с помощью делптеля частоты 13, просчитывается счетчиком 6. После поступления на вход делителя частоты 13 -- импульсов, где К - коэффициент делення делителя частоты 13, па промежуточном выходе этого делителя возникает импульс, записывающий состояние триггеров счетчика 6, несупиьх информацию о длительности дробной части измеряемых интервалов, в регистр памяти 14 с помощью дополнительных ключей 12. Этот же импульс поступает на каскад сброса 11, в котором он задерживается на небольщое время для того, чтобы сброс не помешал процессу переписи. В нулевом состоянии обрабатываются только те разряды счетчика, которые не связаны с регистром памяти, т. е. информация о дробной части остается в счетчике. Напряжение с регистра памяти 14 через первый дещифратор 15 управляет первой линией задержки / и устанавливает величину задержки, равную дробной части измеряемых интервалов, в результате чего измеряемый интервал уменьщается на величину дробной части. Для исключения появления дополнительных ошибок, связанных с переходными процессами при записи состояний триггеров, в регистр памяти и сброса триггеров счетчика на нуль, на вход времязадающей схемы должны подаваться импульсы, которые формируют задний фронт измеряемого интервала. С поступлением на вход времязадающей схемы К-го импульса импульсом с делителя частоты 13 триггера 9 возвращается в исходное состояние, ключ 5 закрывается и измерение заканчивается. По окончании времени измерения в счетчике записывается число, пропорциональное длительности уменьшенного интервала, но так как дробная часть хранится в счетчике, то результат соответствует истине. Измерение разбивается на два цикла. В первом цикле производится «грубое измерение, во втором цикле - уточнение. Возможно многократное уточнение, что не приводит к дальнейшему усложнению устройства, однако на промежуточном входе делителя пульсов, поступающие на вход времязадающен схемы, где Z - кратность уточнения. В момент поступления К-го импульса на промежуточном выходе делителя испульс должен отсутствовать. При измерении интервалов времени возникает дополнительная погрешность, обусловленная иогрешиостью задержки входных п.мнульсов, которая увеличивается с увеличением времени задержки, поэтому в случае, когда дробная часть больше 0,5, можно не уменьшать измеряемый интервал до значения, при котором дробная часть становится равной нулю, а увеличивать, достигая того же результата. Увеличение измеряемого интервала может быть осуществлено сдвигом импульса конца на величину 1-р, где р-дробная часть отношения длительности измеряемого интервала к иериоду следования квантующих импульсов, в результате чего в конце второго цикла, в счетчике записывается число Z-I-1, из которого необходимо вычесть 1-р, т. е. Z + p. Если дробная час;ь больше 0,5, то схема «И 7 вырабатывает импульс, устанавливающий триггер 8 в состояние, противоположное исходному. Триггер 8 разрешит работать второму дешифратору 16, благодаря чему во второй канал вносится задержка, равная -р. Для осуществления оиерации вычитания без применения реверсивного счетчика необходимо изменить режим сброса счетчика 6, что обеспечивается с помощью связи каскада сброса // с триггером 8. В этом режиме счетчик сбрасывается на число, равное ;V -1, где ,V - емкость счетчика, при этом к концу второго цикла в счетчике записывается число Z. Информация о дробной части хранится в регистре памяти 14, и по окончании времени измерения она переносится в счетчик 5 ири помощи импульса конца измерения, который соответствует моменту возвращения триггера 9 в исходное состояние. Этот импульс поступает па каскад поразрядного переноса 17 и записывает состояние регистра памяти 14 в соответствующие триггеры счетчика 6. Перенос осуществляется поразрядно со сдвигом во времени, обеспечиваемым линией задержки, в результате чего переходные процессы в счетчике при переносе не искажают результат. При построении измерителя с использованием каскада поразрядного переноса надобность в сохранении в счетчике дробной части при ,5 отпадает, поэтому необходимо сбрасывать на нуль импульсом с промежуточного выхода делителя частоты 13 не часть разрядов, а полностью весь счетчик. Предмет изобретения Цифровой измеритель периодических интервалов времени, содержащий триггер, ключи, генератор квантующих И1 пульсов, времязадающий каскад, состоящий из делителя частоты и триггера, и счетчик, отличающийся.

тем, что, с целью повышения точности измерения, к одному из входов триггера подключен выход первой линии задержки, один из входов последней подсоединен к стартовому входу измерителя, вторые входы линии задержки подключены к одному из входов первого дешифратора, второй вход последнего подсоединен одновременно к одному из входов каскада сброса и к одному из выходов дополнительного триггера, вход последнего через логическую схему «И и дополнительные ключи подключен на один из выходов счетчика, к другому входу которого подсоединен выход каскада сброса; третий вход первого дешифратора подключен одновременно к одному из входов второго дешифратора, к одному из входов каскада поразрядного переноса и к выо Выход

ходу регистра памяти, а вход последнего через дополнительные ключи подсоединен к выходу счетчика, причем второй вход второго дешифратора подключен одновременно ко второму выходу дополнительного триггера и ко второму входу каскада сброса, а третий вход последнего подсоединен к делителю частоты времязадаюш,его каскада, а ко входу времязадаюпдего триггера подключен второй вход каскада поразрядного переноса, а выход последнего подключен к одному из входов счетчика, причем выход второго дешифратора подключен к одному из входов второй линии задержки, второй вход последней подсоединен к стоповому входу измерителя, выходы второй линии задержки подсоединены ко второму входу триггера.