Ячейка памяти Советский патент 1975 года по МПК G11C11/40 

1

Изобретение относится к области полупроводниковых интегральных схем памяти и может быть использовано в оперативных ЗУ ЦВМ среднего и высокого быстродействия.

Известны ячейки памяти, представляющие собой триггер с нагрузочными и развязывающими транзисторами, выполненными в структуре с совмещенными диффузионными областями. Такая ячейка памяти изготовляется в одном изолированном кармане в эпитаксиальной пленке «-типа со скрытым сильно легированным «+-слоем, расположенной на подложке р-типа проводимости. В энитаксиальной пленке созданы базовые и инжектирующая области р-типа, причем каждая базовая область содержит по две коллекторные области. Скрытый п+-слой расположен под всей структурой и служит сильно легированным эмиттером п - р - «-транзисторов, которые в этом случае работают в инверсном режиме. Низкая Помехоустойчивость известной структуры обусловлена наличием больщих паразитных токов iB разрядных щинах.

Целью изобретения является разработка структуры ячейки памяти, совмещающей триггерные транзисторы с высокими инверсными коэффициентами усиления по току и развязывающие транзистор с низкими коэффициентами усиления. Это позволяет исключить паразитные токи и повысить помехоустойчивость.

Эта цель достигается за счет расположения сильно легированного скрытого слоя под инжектирующей областью и теми коллекторными областями, которые соединены с противоположными базовыми областями.

Структура ячейки памяти представлена на чертеже.

Ячейка содержнт полупроводниковую подложку р, эпитаксиальный слой «i со скрытым сильно легированным слоем п+, инжектирующую область р1, базовые области pz и рз, коллекторные области «2, Пз, «-„ «5, вывод инн ектора 1, шину адреса 2 и разрядные щины 3 и 4.

Ячейка памяти работает следующим образом.

В режиме хранения на щину 1 подается положительный потенциал, определяющий токовый режим работы схемы. Один из триггерных транзисторов «+(«0-Р2-«2 или «+(«) включен и насыщен, а другой (предполож-им, последний) выключен. Ири

считывании повышается потенциал на щине 1. При этом с включенного плеча триггера (на щине 3) снимается сигнал, определяющий хранимую информацию. Для записи информации на шину 4 подается открывающий потенциал. При этом понижается потенциал базы PZ, и открывается транзистор п+ (п) - -рз-пз.

Предмет изобретения

Ячейка памяти, содержащая полупроводниковую подложку со скрытым сильно легированным слоем, на подложке расположен эпитаксиальный слой противоположного типа проводимости с диффузионной инжектирующей и базовыми областями, причем каждая базовая область содержит первую и вторую коллекторные области, каждая первая коллекторная область соединена с противоположной базовой, отличающаяся тем, что, с целью повышения помехоустойчивости и надежности ее работы, сильно легированный скрытый слой расположен под инжектирующей и теми коллекторными диффузионными областями, которые соединены с противоположными базовыми областями.