Матричный накопитель для постоянного запоминающего устройства Советский патент 1980 года по МПК G11C17/00 

(54) МАТРИЧНЫЙ НАКОПИТЕЛЬ ДЛЯ ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА

.1

Изобретение относится к вычислительной технике и может быть использовано в постоянных запоминающих устройствах (ПЗУ) с электрическим перепрограммированием, сохраняющих информацию при отключении источника питания, в качестве элементов .ламяти которых использованы МДП-транзисторы с лавинной инжекцией.

Известны матричные накопители для ПЗУ на МДП-транзисторах с п-каналом и лавинной инжекцией. Они содержат полупроводниковую подложку, разрядные шины, числовые управляющие щины и истоковые щины. Числовые щины расположены ортогонально разрядным и изолированы, от них сдиэлектриком. На пересечении этих щин рЗйноложены элементы памяти, которые выполнены в виде МДП-транзисторов с лавинной инжекцией с изолированным (плавающим) и управляющим затворными электродами. Числовые щины выполнены из поликристаллического кремния, одновременно Являются управляющими электродами транзисторов,- Истоковые диффузионные щины являются истоками транзисторов, k диффузионнью области - стоками. Разрядные щины выполнены металлическими, Соединены

с диффузионными областями смежных транзисторов с помощью контактного соединения металл-полупроводник. Истоковые щины постоянно соединень с щиной нулевого потенциала 1 и 2.

Недостаток этих накопителей - больщая площадь занимаемая элементом памяти на кристалле, что ограничивает их информа. ционную емкость.

Наиболее близким техническим рещением является матричный накопитель, в котором металлические разрядные щины заменены на диффузионные и исключены контактные с бединенйя металл-Молупрбвбдник, что позволило уменьщить площадь, занимаемую на кристалле 3.

К недостаткам этого устройства следует отнести больщую площадь, занимаемую на кристалле, необходимость травления V-образных углубленийс малым размером щели, малое расстояние между смежными диф.фу20 зионными шинами, что может приводить к замыканию их, наличие операции подлегирования областей между разрядными щинами, с целью исключеййя паразитных связей. Цель изобретения - -повышение степени интеграции накопителя. Поставленная цель достигается тем, что в матричный накопитель для ПЗУ, содержащий цолуцроводникбвую подложку, на поверхности которой расположены параллельные эпитаксиальные области с диффузионными разрядными шинами, на поверхности которых расположен первый слой диэлектрика, на котором размещены первые изолированные электроды, на поверхности которых расположен второй слой диэлектрика, На котором размещены параллельные адресные щины, перпендикулярнь1е диффузионнъш разрядным щинам и совмещенные с управляющими электродами элементов памяти, ввёдёнь вторые изолированные электроды, размещенные на первом слое диэлектрика между первыми изолированными.электродами с перекрытием их краев по поверхности второго слоя диэлектрика, причем изолированные электроды расположены между управляющими Электродами элементов памяти и параллельными эпитаксиальными областями с диффузионными разрядными шинами.. Кроме того, в полупроводниковой подлёжке между элементами памяти под адресными Шинами могут быть выполнены углубления, предпочтительно трапецеидальные, при этом изолированные электроды желательно выполнять А-образными. На фиг. 1 изображена электрическая схема накопителя; на фиг. 2 - топологическая схема накопителя; на фиг. 3 - продольное сечение части накопителя; на фиг. 4 - поперечное сечение с углублениями трапецеидальной формы; на фиг. 5 - пбперечнбе сечение части накопителя. Накопитель состоит из п-канальных МДП-транзисторов 1-8 с лавинной инжекцией с V -образными, например изолированными и управлякэщими, электродами, адресных шин 9-12, диффузионных разрядных шин 13-14, являющихся стоками элементов памяти, и полупроводниковой подложки 15, выполняющей роль истоков 7элемент6в памяти и постоянно подключенной к шине нулевого гготенциала. Подложка 15 выполнена низкоомной, легированной сурьмой, кремниевой п -типа, на её Поверхности расположены параллельные эпитаксиальные области кремния 16, слабо легированнь1е бором, нижние части которых 17 легированы бором в большей степени. Толщина и степень легирования бором этой тастй 6пределяЮт длину канала и пороговое напр йженйе транзисторов с лавинной инжекцией. В эпитаксиальных областях выггЬлнены диффузионные разрядные шины 13, 14 п -типа проводимости. Толщина и степень легирования бором верхней части 16 определяйт ёмкость разрядных шин 13, 14 и напряжение пробоя их р-п переходов. Первый слой диэлектрика выполнен из двуокиси кремния 18, и выращен с использованием метоДйв локального окисления. Верхняя часть эпитаксиальной области под этим окислом 19 подлегирована бором для предотвращения образования инверсных каналов между разрядными щинами. Первый слой диэлектрика 18 одновременно изолирует разрядные шины от адресных щин 20 и является подзатворным диэлектриком 21, на котором размещены первые изолированные электроды 22 из легированного поликристаллического кремния, являющиеся плавающими затворами транзисторов 1, 2, 5, 6. Вторые изолированные электроды 23 выполнены также из поликристаллического кремния и являются плавающими затворами транзисторов 3, 4, 7, 8. Эти электроды 23 перекрывают первые изолированные электроды 22 смежных транзисторов с минимальным технологически возможным забором по поверхности второго слоя диэлектрика 24 на -участках 25. Накопитель работает обычно в режиме считывания, а запись информации произ-. водится после стирания под действием ультрафиолетового облучения через крыщку с кварцевым стеклом, что приводит все элементы памяти в единичное, проводящее состояние. Запи.сь нулевого, непроводящего состояния проводится в данный элемент памяти поДачей на адресную шину 9 И разрядную щину 13 высоких положительных напряжений. За счет протекания тОка стока через транзистор 1, разогрева электронов в канале под действием продольного электрического поля стока, инжекции горячих электронов из канала под действием поперечного электрического поля затвора, происходит вытягивание и захватэлектронов на плавающий затвор, в результате происходит увеличение порогового напряжения только у транзистора 1. Считывание информации проводится подачей на разрядную и адресную шины данного элемента памяти положительных считывающих напряжений и фиксацией протекающих токов в разрядной шине. Основными преимуществами данных конструкций накопителя являются повышение в 1,5-2 раза информационной емкости накопителя при одинаковой площади на кристалле, уменьшение вероятности замыкания между затворами смежных транзисторов и сокращение времени стирания информации за счет уменьшения экранировки плаваюЦ1ИХ 3aiTBopoB адресными шинами. Формула изобретения 1. Матричный накопитель для постоянного запоминающего устройства, содержащий полупроводниковую подложку, на поверхности которой расположены параллельные эпитаксиальные области с диффузионными разрядны.ми шинами, на поверхности которых расположен первый слой диэлектрика, на котором размещены первые изолиров.анные электроды, на поверхности которых расположен второй слой диэлектрика, на котором размещены параллельные адресные щины перпендикулярные диффузионным разрядным шинам и совмещенные с управляющими электродами элементов памяти, отличающийся тем, что, с целью повыщения степени интеграции накопителя, он содержит вторые изолированные электроды, размещенные на первом слое диэлектрика между первыми изолированными электродами с перекрытием их краев по поверхности второго слоя диэлектрика, причем изолированные электроды расположены между управляющими электродами элементов

памяти и параллельными эпитаксиальными областями с диффузионными разрядными щинами.

2.Накопитель по п. I, отличающийся тем, что, что.в полупроводниковой подложке между элементами памяти под адресными щинами выполнены углубления, например трапецеидальные.

3.Накопитель по п. 2, отличающийся тем, что изолированные электроды выполнены Л -образными.

Источники информации, принятые во внимание при экспертизе

1.«Electronics, 1977, v. 50, № 2, p. 72-73.

2.IEEE J. of Solid State Cirenits, 1976, V. SC-11, № 5, p. 616-621.

3.«Electronics, 1977, v. 50, № 17, p. 105-106 (прототип).

/3

14

/3

22

I /

Фиг. 2 ////////Л / 1ШшШ7Ж 9 21 X Г Г Г 2 9 2t /J 16 17 19 18 14 21 21 15 .г. .г.г. ..г. -Г..г ..г

«N