Устройство фазирования факсимиального аппарата Советский патент 1975 года по МПК H04N1/36 

Изобретение относится к факсимильной технике.

Известное устройство для фазирования факсимильного аниарата содержит схему совнадения, на в.ходы которой поданы фазовые нмиульсы иередатчика и нриемника, элемент намятн и блок привода.

В процессе {)азировання барабан передатчика вран1:ается с синхронной скоростью, а ба)абан приемника - со скоростью, отличиой от синхронной. Это обуславливает неремещение г азовых импульсов приемника относнтельно фазовых импульсов иередатчика. Ири совпадеинн фазовых импульсов приемника с фазовыми импульсами передатчика схема совпадения воздействует на элемент намяти (триггер), который переключает блок привода иа вращение барабана приемника с синхронной скоростью.

Недостаток известного устройства состоит в большой продолжительности процесса фазировання.

Целью изобретения является сокращение длительности процесса фазирования.

Цель достигается там, что в предлагаемом устройстве к выходу схемы совпадения однов)еменно подключены вход интегратора длите;1ьности наложения фазовых им пульсов передатчика и приемника и вход заиуска одновибратора, причем времязадающий вход одновноратора соединен с выходом интегратора длительности, а выход - со входом эле.мента памяти.

На чертеже показапа блок-схема предлагаемого устройства.

Устройство содерж гг последовательное соединение схем совпадения 1, входы которой соединены с выходом тракта приема приемника 2 и выходом датчика 3 фазовых импульсов приемиика, одновибратора 4, элемента памяти 5 и блока нрнво.ча 6. того, к выходу схемы совнадения 1 подключен вход интегратора 7 длительности наложення фазовых имиульсов иередатчика и ириемника, выход которого соеди} ен с врсмязадающим входом о.тновибратора 4.

Устройство работает следующим образом.

В исходном состояиии элемент памяти 5 устаиовлен в иоложенне, принуждающее блок нрнвода 6 вращать барабан приемника со скоростью, отличной от синхронной. Поэтому фазовые импульсы нриемннка перемещаются относительно фазовых импульсов иередатч1П а, барабан которого вращается с синхронной скоростью. Фазовые импульсы передатчика и приемника поданы на входы схемы совиадения 1 с выходов тракта приема приемника 2 и датчика 3 фазовых импульсов приемника соответственно. При наложении фазовых импульсов передатчика и приемиика схема совпадения 1 формирует импульс, длительность которого равна длительности наложения указанных фазовых шшульсов.

Выходной импульс схемы совпадения ноступает на вход интеграто 1а 7, па выходе которого лапр5 женне парастает пропорционально длительности этого импульса. Задним фронтом выходного импульса схемы совпадения 1 нрекращается работа интегратора 7 н запускается одновибратор 4, длительность выходного импульса которого тем меньше, чем больгнее напряжение поступает на его времязадаюндий вход с выхода интегратора 7. Длительность выходного импульса одновнбратора 4 i скорость барабана нрнемнпка выбраны так, что в момент форми ювания заднего ф) этого импульса барабап), передатчика п приемника сии(1}азпы. В э1от мо-мепт задний фронт В1)1х;)дпого импульса одновибратора 4 не|)ебрасывает элемепт памяти 5 в ио.ктжеппе, и зинуждающее блок привода 6 вращать барабан прнемнпка с синхронной скоростью.

Предложенное устройство позволяет существенно увелпчпть отличие песппхропной скорости врап,епия от спнхроппой прн условии соответству1(;и1,егс засшпреппя (разовых импульсов передатчика п приемника, т. е. суп1,ественпо сократить длительность процееса фазирования. Точность фазирования нри этом не завис1 Т от фазовых импульсов и всецело определяется только точностью работы элементов устройства.

Устройство для фазирования факсимп.и ного аннарата, содержащее схему совпадения, на входы которой поданы фазовые импульсы нере;1,атчика н приемника, блок привода, соедшенный своим входом с выходом Элемента памяти, о т ;i п ч а ю щ е е с я . что, с целью сокран1,енпя длнтельностн ii ioпесса фазирования, к выходу схемы совпадения одповремеиио годключепы вход ипте1-|)ат(;|)а д.;11Пельпости па;1ожения (Ьазовых пмцульсов передатчика п г риемпика и вход заиуска одповибратора, причем времязадающий вход одновибратора соед)П1ен с выходом интегратора д;|ительпостг:, а выход--со вхол.ом элемента памяти.

.

; Г . j - I ,

J/; .-.---. .

L-J I L..., L.