Устройство синхронизации импульсных приемников Советский патент 1980 года по МПК H04L7/04 

выход генератора опорной частоты подключен к управляющему входу блока управленпя, а выход четвертого блока задерл кн через формирователь двух пблустробов- к другому ,входу дискриминатора ошибок, введены носледовательно соединенные формирователь нронусков сигнала, счетчик и дополнительный блок совпадения. Выход последнего подключен к одному нз входов триггера управления порогом, к другому входу которого подсоединен выход дополнительного блока задержки, нри этом к входу дополнительного блока задержки подключен выход второго блока совпадения, инверсный выход триггера управления порогом - к другому входу первого ключа, а прямой выход - к управляющему входу порогового блока, выход которого и выход формирователя стробов подсоединены к соответствующим входам формирователя пропусков сигнала, а к управляющему входу счетчика подключен выход второго ключа. На чертеже изображена структурная электрическая схема предложенного устройства. Устройство синхронизации импульсных приемников содержит сумматор 1 входных сигналов, пороговый блок 2, первый 3 и второй 4 блоки задержки, первый блок 5 совпадения, третий блок 6 задержки, блок 7 динамической памяти, дифференцирующий блок 8, второй блок 9 совнадения, генератор 10 опорной частоты, первый 11 и второй 12 ключи, делитель 13 частоты, формирователь 14 выходных импульсов, формирователь 15 передних фронтов сигнала, формирователь 16 стробов, четвертый блок 17 задержки, формирователь 18 двух полустробов, дискриминатор 19 ощибок, интегратор 20, блок 21 управления, формирователь 22 пропусков сигналов, счетчик 23, дополнительный блок 24 совпадения, дополнительный блок 25 задержки, триггер 26 управления порогом. Работает устройство следующим образом-. При отсутствии сигнала на выходе сумматора 1 входных сигналов напряжение порога Uo порогового блока 2 устанавливается исходя из величины собственных щумов приемника с таким расчетом, чтобы выполнялось условие р )1 I Ф(/), вероятность ложного обнаруження одиночного символа; / ,-Д.относительный порог срабаты вания; f/o - пороговое напряжение; Q - дисперсия помех. Приняв значеине отпосптслыюго порога срабатывания ,144 и отнощеппе сигнал/ помеха h 2,65 при скважности импульсов В 10 получим / 10--; вероятность правильного обнаружения сигнала D 0,81; среднее чнсло щагов поиска Zcp 4,3 X среднее время поиска 7„ 40. При наличии на выходе блока 9 совпадения сигнала через время, равное длительности импульса с выхода блока 9, которое обеспечивается дополнительным блоком 25 задержки, триггер 26 опрокидывается и снижает напряжение порогового блока 2 до значения UQ. Для этого случая ,59; D 0,92; ZCP 5 X 10. При этом с формирователя 22 пропусков сигналов на вход счетчика 23 сигнал не подается. Сигнал в стробе с второго ключа 12 поступает на сброс счетчика 23, записывая в нем нулевое состояние. Сигнал с инверсного выхода триггера 26 управления порогом запирает ключ И, тем самым исключая ложную перефазировку системы подстройки фазы. Если на выходе порогового блока 2 нет информационного сигнала, то с выхода формирователя 22 пропусков сигналов, который открывается стробами с формирователя 16 стробов, на счетчик 23 попадают импульсы, которые в нем запнсываются. При этом сигнал в стробе с ключа 12 на сбросовый вход счетчика не поступает. При подаче па счетчик 23 подряд п 15 импульсов, триггер 26 управления порогом через дополнительный блок 24 совпадения опрокидывается и устанавлнвает первоначальное значение порогового напряжения Uo порогового блока 2. В это же время с инверсного выхода триггера 26 управления порогом сигнал поступает на ключ И, открывая его для новой фазировкн. Таким образом, введение регулируемого порога позволяет получить выигрыщ во времени синхронной работы на два порядка. Формула изобретения Устройство синхронизации импульсных приемников, содержащее носледовательно соединенные сумматор входных сигналов, пороговый блок, первый и второй блокизадержки, первый блок совпадения, третий блок задержки и блок динамической памяти, к продвигающим входам которого подключен выход первого блока задержки через дифференцирующий блок, а выходы блока динамической памяти подключены к соответствующим входам второго блока совпадения, выход которого через последовательно соединенные формирователь передних фронтов сигнала, первый ключ и делитель частоты подключен к входам четвертого блока задержки, формирователя выходных импульсов и формирователя стробов, выход которого через последовательно соединенные второй ключ, к другому входу коToporo подключен выход порогового блока, дискриминатор ошибок, интегратор и блок управления подключен к другому входу делителя частоты, причем выход генератора опорной частоты подключен к управляющему входу блока управления, а выход четвертого блока задержки через формирователь двух полустробов подключен к другому входу дискриминатора ошибок, отличаюш,ееся тем, что, с целью сокращения времени вхождения в синхронизм, введены последовательно соединенные формирователь пропусков сигнала, счетчик и дополнительный блок .совпадения, выход которого подключен к одному из входов триггера управления порогом, к другому входу которого

подкл}0чен выход дополнительного блока задержки, при этом к входу дополнительного блока задержки подключен выход второго блока совпадения, инверсный выход

триггера управления порогом подключен к другому входу первого ключа, а прямой выход - к управляющему входу порогового блока, выход которого и выход формирователя стробов подключены к соответствующим входам формирователя пропусков сигнала, а к управляющему входу счетчика подключен выход второго ключа. . Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР Л 605327, кл. Н 04L 7/04, 1976 (прототип).

Выход