Многоканальное устройство приоритета Советский патент 1981 года по МПК G06F9/48 G06F13/36 

возможностей за счет оперативного изменения дисциплины обслуживания. Поставленная цель достигается :тем, что в многоканальное устройство приоритета, содержащее в каждом кана ле триггер, два элемента И и элемент НЕ, введены в каждый канал дополнительный триггер, третий элемент И, элемент ИЛИ, элемент задержки и формирователь импульсов,причем первый вход первого триггера канала соединен с соответствующим входом пер вой группы управляющих входов устройства, второй- вход первого триггера канала соединен с соответствующим входом второй группы управляющих входов устройства, выход первого триггера канала соединен с первым входом первого элемента И канала и с .входом формирователя импульсов канала, выход формирователя импульсов канала соединен с первыми входами элемента ИЛИ канала и второго элемента И канала,выход формирователя импульсов канала через элемент задержки канала соеди-нен с первым входом третьего элемента И канала,а через элемент НЕ канала - с вторым входом первого элемента И канала,выход второго триггера канала соединен с вторым входом второго элементаИ канала и с соответствующим выходом первой группы выходов прерывания устройства, выход второго элементаИ канала соединен с соответствующим второй группы выходов прерывания устройства, каждый запросный вход устройства соединен с вторым входом третьего элемента И и первым, вторым входом второго триг гера соответствующего канала, выход первого элемента И канала соединен с вторым входом элемента ИЛИ канала, выход.элемента ИЛИ канала соединен с третьим входом второго триггера кана ла, выходы формирователей импульсов каналов объединены между собой, а выход третьего элемента И каналасое динен с .третьим входом первого триггера канала. На чертеже представлена структурная схема устройства. Устройство содержит процессоры 1, внешние устройства 2(или блоки памяти общую магистраль 3. Многоканальное устройство 4 приоритета содержит каналы 5, объединенные связью бСлини занятия магистрали, входы 7, образую щие первую группу управляющих входов устройства, входы 8, образукяцие вторую группу управляющих входов устрой ства, выходы 9, образукщие вторую группу выходов прерывания, выходы 10, образующие первую группу выходов прерывания, входы 11, образующие гру пу запросных входовустройства, а каждый канал содержит триггеры 12 и 13, элементы И 14-16, элемент ИЛИ 17 элемент НЕ 18, элемент 19 задержки, формирователь 20 импульсов. Устройство работает следующим образом,. В исходном состоянии, когда общая магистраль 3 не занята и нет запросов со стороны процессоров 1, на линии 6 занятия магистрали 3 находится высокий потенциал, а триггеры 12 и 13 сброшены. При появлении запроса в одном из процессоров 1 на входе 11 запроса процессора 1 появляется . положительный потенциал,, который, в подключенном к нему канале 5, через , ЭJleмeнт И 16 включает триггер 12, сигнал с единичного выхода которого через формирователь 20 устанавливает нулевой потенциал на линии 6 занятия магистрали, которая в этом состоянии фиксирует занятие общей магистрали 3. Этот же сигнал через элемент И 14 и элемент ИЛИ 17 передним фронтом включает триггер 13, сигнал с единичного выхода которого по выходу 9 прерывания извещает процессор 1 о том, что общая магистраль 3 процессором 1 занята. После получения этого сообщения процессор 1 устанавливает на входе 11 запроса нулевой потенциал и устанавливает триггер 13 в исходное состояние. Формирователь 20 осуществляет формирование импульсов по мощности, длительности и их инверсию. Формирователь 20 выполняется с открытым коллектором на выходе и может быть реализован любым из известных способов,в частности элементом НЕ с открытьом коллектором. Параллельное подключение нескольких формирователей 20 к линии 6 занятия магистрали позволяет формировать сигнал на этой линии в соответствии с функцией логического элемента или с инверсией, причем отключение питания формирователя 20 не влияет на общее состояние линии 6 занятия магистрали. После выполнения сеанса связи процессора 1, занявшего общую магистраль 3, с одним из внешних устройств 2 по общей магистрали 3, на входе 8 управления этого процессора появляется импульс сброса, который устанавливает триггер 12 в исходное состояние. Триггер 12 через формирователь 20 устанавливает на линии 6 занятия магистрали положительный потенциал, который сигнализирует остальным канаЛс1М 5 о том, что общая магистраль 3 свободна. Если сигналы запроса отнескольких процессоров 1 приходят в интервале времени, когда общая магистраль 3 занята, то установка триггера 12 блокируется на входе элемента И 16 нулевым потенциалом, приходящим с линии 6 занятия магистрали. Сигналы запроса от процессоров 1 сохраняются до момента освобождения общей магистрали 3. В момент освобождения общей магистрали 3 на линии б занятия магистрали появляет положительный потенциал, который по переднему фронту через элемент ИЛИ 17 устанавливает триггер 13 во всех каналах 5, в которых установлен запрос. Сигнал с единичного выхода триггера 13 поступает на выход 9 прерывания. Выполнение текущих программ в процессорах 1, установивших запросы при получении-сигналов на выходах 9 и 10, прерываетс После отработки прерывания процессо ры 1 выполняют опрос выходов 10 прерывания по состоянию которых Определяется занятость общей магистрали 3 Если на выходе 10 прерывания находит ся положительный потенциал,процессор 1 по входу 7 управления устанавливает в единицу триггер 12 единичный выход которого, через формирователь 20 устанавливает на линии 6 занятия магистрали нулевой потенциал, сигнализирующий 0занятии общей магистрали 3. Нулевой потенциал на линии 6 занятия общей магистрали через элемент И 15 изменяет потенциал на выходе 10 пре рывания. Изменение потенциала на выходе 10 прерывания сигнализирует процессору 1, установившему триггер 12, о занятии им общей магистрали 3 а остальным процессорам 1 блокирует возможность установления в каналах 5 триггер 12. Таким образом, приоритет процессора 1 определяется интервалом времени от начала получения прерывания об освобождении общей магист рал.и 3 до установления триггера 12, при этом, чем интервал времени больше, тем ниже приоритет процессора. Этот временный интервал может задаваться в процессоре 1 и изменяться прогтраммным путем. Время задержки элемента 19 задерж ки должно быть больше максималыюго временного интервала программно заданного в процессоре 1 с наименьшим приоритетом. Это необходимо -для того, чтобы любой запрос, появив-. шийся в интервале от начала момента прерывания процессоров 1 до истечения максимального программно заДанного интервала времени в процессоре 1с наименьшим приоритетом, был заблокирован и не выдавал установку триггера 12. Введение новых элементов и связей позволяет повысить надежность системы и упростить коммутацию процессорбв 1 при ее расширении. Это обуслав ливается тем, что в устройстве 4 каналы 5 соединяются не последовательно, кольцевой линией, а параллельно с линиеГ: 6 занятия магистрали, причем отключение питания в одном из каналов 5 не влияет на состояние это линии. Для оценки надежности изобретения предположим, что интенсивность 1 .отключения питания в , -ом кан-але для всех каналов, как в известном устройстве, так и в предлагае:мом одинакова и подчиняется экспоненциальному распределению. Тогда для последовательного соединения каналов время Ту наработки на отказ равно где п - количество каналов. Параллельное соединение каналов с точки зрения надежности можно рассматривать как случай резервирования одного канала п -1 резервными. Тогда в соответст Йии с известной формулой время Т, наработки на отказ цзобретения равно -r VV Г г ; bi Выигрыш в надежности К равен Т„ /( и f (f 1:Д-Ь:л.. 1 i--i Так, например, для п -5 и 1 OjOlq К-11,4, т. е. надежность увеличивается примерно в 11,4 раза. Так как величины временных интервалов, определяющие приоритет процессоров 1 устанавливаются про1раммно, то эти интервалы и приоритеты процессоров 1 могут быть изменены, например, рдним из процессоров 1, вьтолняю1цш 1 управляющие функции в системе посредством передачи информации об изменении приоритета по общей магистрали 3. Этот фактор позволяет обеспечить возможность оперативного изменения приоритета процессоров 1 без их перекоммутации и независимость их текущего приоритета от места подключения к линии занятия магистрали 6. Формула изобретения Многоканальное устройство приоритета, содержащее в каждом канале триггер, дваэлемента И и элемент НЕ, отличающееся тем, что, с целью повышения надежности и расширения .функциональных возможностей за счет оперативного изменения дисциплины обслуживания, оно содержит в каждом канале дополнительный триггер, третий элемент И, элемент ИЛИ, элемент задержки и формирователь импульсов, причем первый вход первого триггера канала соединен с соответствующим входом первой группы управляющих входов устройства, второй вход первого триггера канала

соединен с соответствукадим входом второй группы управляющих входов устройства, выход первого триггера кана.ла соединен с первым входом первого элемента И канала и с входом формирователя импульсов канала,, выход формирователя импульсов канала соединен с первыми входами элемента ИЛИ канала и второго элемента И канала, выход форлировател импульсов канала через элемент задержки канала соединен с первым входом третьего элемента И канала, а через элемент НЕ канала - с вторым входом первого элемента И канала, выход второго триггера канала соединен с вторым входом второго элемента И канала и с соответствующим выходом первой-группы выходов прерывания устройства, выход BTOpor.Q элемента И канала соединен с соответствующим выходом второй группы выходов прерывания устройства, каждый запросный вход устройства соединен с вторым входом третьего элемента И и первым, вторым входом второго триггера соответствующего канала, выход первого элемента И канала соединен с вторым йходом,элемент ИЛИ канала, выход элемента ИЛИ канала соединён с третьим входом второго триггера канала, выходы формирователей импульсов каналов объединены междусобой, а выход третьего элемента И канала соединенс третьим входом первого триггера канала.

Источники информации, принятые во внимание при экспертизе

1.Авторское свидетельство СССР N 317064, КЛ. Q 06 F 9/18, 1969.

2.Патент США № 3629854, кл. 340172.5, 1968 (прототип).