Устройство для обмена информацией Советский патент 1985 года по МПК G06F13/00 

ного усилителя-передатчика и элемента НЕ, выход которого соединен с вторымвходом первого элемента И-НЕ .И через второй элемент задержки подключен к второму входу первого элемента И, выходом пoдкjIючeннoгo к первому входу соответствующих элементов ИЛИ группы, вторые входы которых подсоединены к выходам передающего регистра, а выходы - к информационным входам магистральных усилителей-передатчиков группы, управляющие входы которых соединены с выходами третьего элемента И и через третий элемент задержки - с входом второго магистрального усилителяпередатчика, выходы второго элемента- И и приемного регистра и первый и второй входы третьего элемента И, входы второго и третьего элементов И-НЕ и передающего регистра образуют первьй вход - выход блока, а входы первого и второго магистральных усилителей-приемников группы и выходы первого и второго усилителейпередатчиков и магистральных усилителей-передатчиков группы образуют второй вход - выход блока, при этом блок сопряжения подканала с магистралью содержит группу магистрашьных усилителей-приемников, группу магистральных усилителей-передатчиков, приемньш и передающий регистры, узел сравнения адреса, регистр адреса, регистр управления, дешифратор, триггер, элемент задержки, три элемента И, магистральные усилители-приемники и усилитель-передатчик, причем выход магистрального усилителя-приемника соединен с первыми входами первого и второго элементов И, выход которого подключен к управляющим входам магистральных усилителей-передатчиков группы и через элемент задержки - по входу магистрального усилителя-передатчика, первый вход узла сравнения адреса соединен с выходом регистра адреса, выход - с установочным входом триггера, а второй вход - с выходами магистральных усилителей-приемников группы и информационным входом . приемного регистра, выходом подключенного к первому входу дешифратора, а управляющим входом - к выходу первого элемента И, управля ощему входу регистра управления и первому входу

третьего элемента И, первьш и второй выходы регистра управления соединены соответственно с вторыми входами второго и третьего элементов И и вторым и третьим входами дешифратора, а информационный вход - с первым выходом дешифратора, вторым выходом подключенного к входу сброса триггера, а третьим выходом - к управляющему входу передающего регистра, выход которого подключен к информационным входам магистральных усилителей-передатчиков группы, второй вход первого элемента И соединен с выходом триггера, выходы магистральных усилителей-передатчиков группы, входы магистральных усилителейприемников группы, выход магистрального усилителя-передатчика и вход .магистрального усилителя-приемника образуют первьй вход - выход блока, вход передающего регистра, выход приемного регистра,, четвертые вход и выход дещифратора и выход третьего элемента И образуют второй вход - выход блока.

2.Устройство по п.1, о т л и чающе-еся тем, что блок коммутации подканалов содержит L коммутаторов и L формирователей адреса, каждьй из которых содержит регистр номера подканала, выходом соединенньй с входом дешифратора, и узел приоритета, выходом соединенный с

входом шифратора адреса, причем

выход шифратора адреса К-го (,L) формирователя адреса подключен к адресному входу -го коммутатора, информационньй вход - выход которого является -м входом - выходом второй группы блока, а группа информационных входов - выходов является первой группой входов - выходов бло ка, вход регистра номера подканала Р-го формирователя адреса соединен с Р-ым входом - выходом первой группы блока, j-й выход (j 1, Ц). дешифратора -го формирователя адре. са соединен с I -ым входом узла приоритета j-ro формирователя адреса,

3.Устройство по п.1, о т л и чающееся тем, что блок буферной памяти содержит память, соединенную адресным входом с первым входом узла сравнения и вьпсодом счетчика адреса, регистр и элемент

И, причем управляющий вход регистра соединен с выходом элемента И, первый вход которого подключен к

первому выходу узла сравнения, вторым входом соединенного, с выходом регистра.

1 .УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее Л блоков коммутации подканалов и Мгрупп подканалов , отличающееся тем, что, с целью повышения пропускной способности устройства, в него введены N групп блоков сопряжения процессора с магистралью, М групп блоков сопряжения подканала с магнстраль.ю и М групп блоков буферной памяти, причем первые входы - выходы блоков сопряжения процессора с магистралью п-и группы ( п 1 ,N ) образуют группу входов - выхо-. дов связи с процессором устройства, второй вход - выход f-го блока сопряжения процессора с магистралью Л-й группы ((- 1 , L ) соединен через соответствующую магистраль устройства с первыми входами - выходами -х блоков сопряжения подканала с магистралью каждой группы, второй вход - выход 6-го блока сопряжения подканала с магистралью т-й группы (т 1,М ) соединен с f-м входом - выходом первой группы т-го блока коммутации подканалов, К-ый вход - выход второй группы (,К), веко ; . 1Ц ад ii : . ;s--A которого подключен через соответствующий блок буферной памяти к первому входу - выходу К-го подканала т-й группы, вторые входы - выходы подканалов т-й группы образуют (П-ю- группу входов - выходов связи с внешними устройствами, устройства, причем блок, сопряжения процессора с магистралью содержит группу магистральных усилителей-приемников, группу магистральных усилителейпередатчиков , приемный и передающий регистры, группу элементов ИЛИ, триггер, элемент ИШ, элемент ИЛИ-НЕ, . три элемента И-НЕ,. три элемента И, элемент НЕ, три элемента задержки, (Л два магистральных усилителя-приемника и два магистральных усилителя-передатчика, причем выход первого магистрального усилителя-приемника подключен к синхровходу приемного регистра информационным входом соединенного с выходами магистраль- . ных усилителей-приемников группы и со первыми входами элемента ИЛИ и эле00 мента ИЛИ-НЕ, вторые входы которых СП подключены к выходу второго магистtsp рального усилителя-приемника, пер00 вый вход и выход первого элемента И-НЕ соединены соответственно с выходом элемента ИЛИ и первым выходом второго элемента И-НЕ, выходом подключенного к входу сброса триггера, установочный вход которого соединен с выходом третьего элемента И-НЕ, а выход - с первыми входами первого и второго элементов И и через первый элемент задержки - с вторым входом второго элемента И, выходом подключенного к входам первого магистраль

1

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных вычислительных системах с общим парком внешних устройств. ,

Целью изобретения является повышение пропускной способности.

На фиг.1 представлена структурная схема устройства для обмена инфомацией; на фиг.2 - структурная схема блока сопряжения процессора с магистралью; на фиг.З - структурная схема блока сопряжения подканаг ла с магистралью; на фиг.4 - структурная схема блока коммутации подка;налов; на фиг.З - структурная схема, блока буферной памяти; на фиг.6 блок подканалов; на фиг.7 - алгоритм работы подканала.

Устройство для обмена данными (фиг.1 ),подключенное к процессорам 1 через блоки 2 сопряжения процессора с магистралью, содержит аппаратурные модули 3, каждый из которых включает группу блоков 4 сопряжения подканалов с магистралью, блоки 5 коммутации подканалов, блоки 6 буферной памяти, группу блоков 7 подканалов и общий парк В внешних устройств (ПВУ)..

Блок 2 .сопряжения процессора с магистралью (фиг,2 ) содержит группу магистральных усилителей-приемников и грулпу магистральных усилителейпередатчиков 10, приемньй 11 и передакнций 12 регистры, триггер 13, элементы ИЛИ 14,15, элемент И1Ш-НЕ 16, элементы И-НЕ 17-19, элементы И 2022, элемент НЕ 23, элементы 24-26 задержки, магистральные усилителиприемники 27,28 и магистральные усилители-передатчики 29,30.

Блок 4 сопряжения подканала с магистралью (фиг.3) содержит группу магистральных усилителей-приемников 31, группу магистральных усилителей-передатчиков 32, пр11емный 33 и передающий 34 регистры, узел 35 сравнения, регистр 36 адреса, регистр 37 управления, дешифратор 38, триггер 39, элемент 40 задержки, элементы И 41-43, магистральный усилительприемник 44 и магистральный усилитель-передатчик 45.

Блок 5 коммутации подканалов (фиг.4) содержит регистры 46 номера подканала, дешифраторы 47, узлы 48 приоритетов, шифраторы 49, группы мультиплексоров-демультиплексоров 50.

Блок 6 буферной памяти (фиг.5) содержит буферное запоминающее устройство 51, счетчик 52 адреса, регистр 53, узел 54 сравнения и элемент И 55.

Блок 7 подканала (фиг.6) содержит группу регистров 56 общего назначения, приемный регистр 57, передающий регистр 58, арифметико-логическое устройство 59, регистр 60 состояний,: память 61 микрокоманд, регистр 62 адреса памяти микрокоманд, выходной регистр 63 памяти микрокоманд, мультиплексор 64, регистр 65 признаков, регистр 66 ввода - вьшода, группу 67 магистральных усилителей-приемников и усилителей-передатчиков .

Устройство содержит также входы - выходы 68-81 блоков (фиг.2-6 }.

Устройство для обмена информацией работает следующим образом.

Обмен информацией меяду процессорами 1 и внешн(д4и устройствами из общего ПВУ 8 состоит из следующих этапов: выбор аппаратурного модуя 3, подканала 7 и передача управяющей информации и данных или только управляющей информации, если заан режим чтения из процессора, в

буферную память, выбранного аппаратурного модуля; обмен данными между подканалом и заданным ВУ; передача информации о состоянии и данных или только информации о состоянии, при исполнении режима записи от подканала в процессор.

Выбор аппаратурного модуля 3 и подканала 7,.обмен данными между процессорами 1 и выбранным подканалом 7, а также вьщача вектора прерывания осуществляются по одной из магистралей обмена. Каждая магистраль обмена включает линии передачи данных ШИН-Д, по которым осуществляется обмен информацией между процессорами 1 и аппаратурными модулями 3 устройства; линии управляющей части интерфейса, которые предназначены для захвата общей шины со стороны процессора и для индентификации информации, находящейся на линиях иШН-Д.

Процедура обмена информацией начинается выдачей одним из процессоров 1 сигнала на двунаправленную линию захвата магистрали, которая объединяет все процессоры 1. Наличие этого сигнала на линии воспринимается остальными процессорами 1, как признак занятости магистрали. Вновь выдача сигнала ЗАХВАТ процессором 1 возможна, если магистраль свободна.

Для исключения одновременной выдачи сигнала ЗАХВАТ несколькими процессорами блок 2 сопряжения процессора с магистралью обеспечивает захват магистрали одному процессору, имеющему более высокий приоритет среди процессоров, претендующих на захват магистрали. Для этого камщый пр-оцессор 1 при захвате магистрали по линиям ШИН-Д передает однопозиционньй код приоритета А, которьй воспринимается всеми процессорами 1. начинающими захват магистрали.. Кажды процессор Ij начинающий захват,магистрали, анализирует код, установленный на линиях иШН-Д, и если там присутствует номер процессора более высокого приоритета, захват прекращается. Процессор 1, захвативший магистраль, выдает по линиям ШЙН-Д управляющее слово процессора (УСП), содержащее номер аппаратурного моду.ля 3, номер подканала, номер ВУ и соб.ственный номер процессора 1 . Аппаратурный модуль, опознавший

адрес, установленный на ЩИН-Д, логически подключается в магистрали и по линиям ИШН-Д передает процессору 1 слово состояния, содержащее собственный адрес выбранного аппаратурного модуля 3 и подканала 7, а такж информацию о техническом состоянии аппаратуры подканалов 7 и ВУ. Процессор 1 после анализа слова состояния выдает но магистрали сигнал начала связи, после чего выбранный пканал по линиям ШИН-Д принимает от процессора 1 в блок 6 буферной памяти подканала 7 управляющую информацию (программу канала и данны предназначенные для ВУ. Если задан режим приема информации, из ВУ по линиям 111ИН-Д в запоминаннцее устройство подканала 7 передается только управляющая информация. На этом заканчивается первый этап процедуры омена, и процессор 1 освобождает магистраль, .снимая сигнал захвата. После этого процессор 1 может по той же или другой магистрали начать новую операцию обмена через любой свободный подканал 7.

Второй этап процедуры обмена с ВУ производится подканалом автономно (без участия процессора 1 ) в соответстбии с программой подканала принятой в буферную память 6 на первом этапе. Обмен данными между подканалом 7 и ВУ осуществляется в интерфейсе в монопольном режиме.

Процедура обмена по магистрали начинается вьщачей от процессора сигнала запроса магистрали по линии 68.

Если щина 69 данных в текущий момент занята, то сигнал запроса блокируется сигналом линии 70 ЗАХВАТ, поступающим через магистральный усилитель-приемник 28 и элемент ИЛИ-НЕ 16 на вход элемента И-HF 19. Процессор ожидает момента освобождения магистрали. При освобождении магистрали на всех линиях тины данных и линии ЗАХВАТ будут нулевые уровни, поступающие на входы элемента ИЛИ-НЕ 16, единичный сигнал с его выхода является рйзрешшощим .для прохождения сигнала запроса через элемент И-НЕ 19 на установку триггера 13 через элемент И 20, эле- . мент РШИ 15, один из группы усилителей-передатчиков 10 возбуждает один из разрядов шины данных. Этот

разряд определяет однопозиционный код приоритета. От начала выдачи кода приоритета в течение времени ТУ/2, где Т- время распространения сигнала в линии между крайними процессорами, процессор 1 проверяет, не передают ли другие процессоры старшие коды приоритетов. Разряды шины данных, значения которых выше собственного кода приоритета, поступают в каждом процессоре на элемент ИЛИ 14, а значит, сигнал от процессора, имеющего пр эритет вьше, вызьгоает на выходе элемента ИЛИ 14 единичный уровень, приводящи к сбросу триггера 13 через открытые элементы И-НЕ 17,18 и, следовательно, к снятию кода приоритета с шины данных.

Если на пгане данных старших кодов приоритета за время, определяемое задержкой 24, сигналов не появляется, то в линию ЗАХВАТ вьщается единичный сигнал, который, пройдя через элементы ИЛИ 14, И-НЕ 17 и 18 удерживает триггер 13 в сброше 1ном состоянии в процессорах, приоритет которых ниже, или в процессорах, которые начали борьбу за шину позже Об успешном завершении операции захвата информационной шины процессору сообщает сигнал с элемента И 2 по выходу 71.

В режиме установления связи процессор по шине 69 передает во все аппаратурные модули 3 код адреса с нцентификатором адреса. Поступающий по шине 69 код адреса сравнивается на узле 35 сравнения с содержимым регистра 36, хранящего собственный адрес. При совпадении поступакнцего кода адреса с кодом регистра 36 на выходе узла 35 сравнения появляется сигнал, который включает триггер 39. Единичный сигнал с триггера 39 подключает приемный регистр 33 и магистральные усилители-передатчики 32 к информационнрй шине 69.

После установления связи процессор передает по шине 69 управляющие слова с соответствующими нцентификаторами. Управляющая информация из блока 2 сопряжения процессора с магистралью через группу магистральньгх усилителей-приемников 31 поступет на регистр 33, запись в который

осуществляется импульсом сопровождения, поступающим по линии 72 через магистральный усилитель-приемник 44 и элемент И 41.

Передача данных осуществляется в синхронном режиме, т.е. без ожидания сигнала подтверждения приема данных. Направление передачи данных кодируется разрядными признаками в управляющем слове. Если процессор является источником передаваемых . данных, то после захвата шины даннь.1х процессор по входу 73 записывает в регистр слово данных и .служебные сигналы, а на выходе 74 выставляет потенциальньш сигнал разрешения на первьш вход элемента И 22. Синхронизирующие импульсы по входу 75 поступают на второй вход элемента И 22.

Импульс с выхода элемента И 22 стробирует группу магистральньк усилителей-передатчиков 10 и устанавливает на шине 69 данных слово данных, а также одновременно через элег мент 26 задержки и усилитель-передатчик 30 по выходу 72 выдает импульс сопровождения.

После подключения аппаратурного модуля 3 к процессору на регистре 33 записьшается управляющее слово процессора, содержащее номер подканала. Из регистра 33 по сигналу с дешифратора 38 номер подканала переписьшается в регистр 46 и с его выхода

поступает на дешифратор 47 блока коммутации подканалов (фиг.4 ). Сигналы . с выходов дешифратора 47 поступают

на узел 48 приоритета как сигналы

запроса подканала. Узел 48 приоритета реализует принцип обслуживания первым пришел - обслужен первым.

При одновременном поступлении запросов из разных магистралей узел

48 приоритета подключает приоритетную магистраль. Номер выхода приоритетного узла соответствует номеру магистрали, получившей связь с подканалом. Сигнал с выхода узла 48

приоритета, поступающий на шифратор 49, преобразует однопозициоиный код номера магистрали в двоичный. Двоичный код номера магистрали с выхода шифратора 49 поступает на адресные

входы группы мультиплексоров-демультиплексоров 50, ВЕЛПОЛНЯЮЩИХ роль двунаправленных коммутирующих элементов .

Если за время одного такта синхронизирующих сигналов ответ на запрос о готовности подканала не приходит, то в регистр 34, в котором формируется слово состояния, записывается указатель Подканал занят. Начальный адрес массива данных постзтает их процессора 1 на адресный счетчик 52, а конечный адрес массива - в регистр 53.

Импульсы сопровождения, поступающие из процессора через коммутатор 5 на счетный вход счетчика 52 адреса, увеличивают каждьй раз на единицу значение счетчика. Данные, поступающие из процессора, записьшаются в буферное запоминающее устройство 51 в порядке возрастания адресов. На узле 54 происходит сравнение текущего значения счетчика с содержимым регистра 53.При сравненииадресов по линии 76 в подканал выдается сигнал об окончании приема массива данных.

Передача данных из буферного запоминающего устройства 51 по личин 77 через коммутатор 5 в процессор продолжается до тех пор, пока не произойдет сравнения адреса, записанного в регистре 53, со значением счетчика 52, т.е. после передачи заданного количества слов.

Подканал 7 построен на микропрограммном принципе. Микрокоманда, находящаяся в регистре 63 памяти микрокоманды, формирует множество сигналов управления.Адрес следующей микрокоманды получается посредством переноса адресного поля микрокоманды в регистр 62 адреса и : посредством использования мульти- , плексора 64 для формирования адреса условного перехода в микрокоманде

В подканале для хранения данных используются регистры 58 и 57, а для управляющей информации используютс.я регистры 56 общего ; назначения, регистры 65 признаков, регистр ьи состояний. Один из регистров 56 общего назначения при вьшолнении операции передачи данных используется как счетчик байтов.

Регистр 65 признаков и регистр 60 состояний хранят данные, необходимые для управления каналом. Арифметико-логическое устройство 59 реализует ар;№1)метические операции, необходимые для модификации счета данных, адреса данных, гщреса управляющего слова подканала.

Операция пересыпки данных выполняется по мере поступления из внешнего устройства запросов на обслуживание, на которые канал вьщает ответы, и продолжается до тех пор, пока содержимое счетчика байтов не станет равным нулю. После этого

подканал вьщает в ВУ последовательность сигналов свидетельствующих об окончании операции.

При поступлении байта конечного состояния от ВУ и приема его в регистр 65 узел 64 управления вырабатывает адрес перехода к микропрограмме обслуживания конечного состояния. Далее формируется прерывание, которое вьщается в процессор.

Все эти операции в интерфейсе ввода-вывода выполняются стандартной последовательностью.

Канал может выполнять канальную программу состоящую из последовательности командных слов канала, хранящихся в памяти 61 микрокоманд канала.

4 у

г

в

«-S

е

s-

1н

f

ь

g fTfje

5|

62

-

-

€-j

7/

б

-

€Зг

е-

3м

/1-. /

7

d

-

t8

J7

i-«j

//

г

2i

ISj a;

73

/2

ЙГ

fe

И32

3f

fr

J Г

г

15

hff

№

3

33

7EI

5 -

38

та

72

47,

D

7ff

ff7