Цифровой частотный детектор Советский патент 1981 года по МПК H03D13/00 

(54) ЦИФРОВОЙ ЧАСТОТНЫЙ ДЕТЕКТОР

Изобретение относится к радиотехнике и может.быть испсхльзовано в частотнь1х системах телемеханики. Известен частотный дискриминатор, содержащий формирователь импульсов, узел задержки, фазосавигающий элемент, аополнительнь1й формирователь, схемы совпадения, накопительные и выходные элементы . Недостатком известного дискриминатора является невысокая стабильность, вы анная наличием резонансного четырехполюсника и работой на его крутой части фазовой характеристики. Наиболее близким техническим решением к предлагаемому является цифровой частотный детектор, содержащий формирователь импульсов, вход которого является входом устройства, элемент задерж ки, триггер, первый выход которого подключен к первому -входу логического эле мента, соединенные последовательно реверсивный счетчик и дешифратор i2j. Недостатком устройства является его изкое быстродействие. Цель изобретения - повышение быст- родействия устройства. Поставленная цель достигается тем, что в цифровой частотный детектор| содержащий ф(мирователь импульсов, вход которого является входом устройства, элемент задержки, триггер, первый выход которого подключен к первому входу логического элемента, соединенные последовательно реверсивный счетчик импульсов и деши4фатор, введены делитель частоты, расширитель импульсов, ключ и накопительные блоки, причем вход устройства соединён со входом триггера и вторым входом логического элемента, пер-. вый и второй выходы триггера соединены соответственно со входами направления счета реверсивного счетчика импульсов, выход формирователя импульсов соединен со входом расширителя импульс.ов, выхоа которого подключен к третьему вхоцу логического элемента и к управляюще381му входу ключа, коммутируемый переход которого включен между управляющим вхоаом делителя частоты и счетным входом реверсивного счетчика импульсов, а выход логического элемента подключен ко входу установки нуля делителя частоты и входу элемента задержки, выход которого подключен ко входу установки реверсивного счетчика импульсов, и записи накопительных блоков, выходы которых являются выходами устройства, информационные входы которых соединены с выходами дешифратора, а выходы являются выходами устройства. На чертеже приведена структурная электрическая схема устройства. УсК{эрйство содержит формировау-ель 1 импульс.ов, расширитель 2 импульсов, ключ 3, счетчик 4 импульсов, реверсивный дешифратор 5, накопительные блоки 6, логический элемент 7, триггер 8, элемент У задержки, делитель 1О частоты. Устройство работает следующим образом. Импульсы входной частоты поступают на входы формирователя 1, логического элемента 7 и триггера 8. На выходе триггера 8 импульсы следуют с частотой равной половине входной, период этой час тоты равен времени определения значения входной частоты. Одновременно с перебро сом выхода триггера 8, импульсы входно частоты устанавливают выход формирователя 1 и логического элемента 7 в единичное состояние. Единичное напряжение на выходе логического элемента 7 устанавливает делитель 10 в счетный ре жим. На выходе делителя 1О формируются отрицательные импульсы, имеющие пе- . риод следования равный среднему периоду входной частоты, и сдвинутые относитель но импульсов входной частоты на время, Появившийся со сдвигом на Ь выход ной импульс делителя 10 возвращает фор мирователь 1 в нулевое состояние. С выхода формирователя 1 сформированные импульсы поступают на вход расширителя 2 импульсов, где их длительность уве личивается в К раз. Величина К выбирае ся такой, чтобы импульс максимальной длительности после расширения не превы шал величины минимального периода вход ного сигнала. Таким образом, за время анализа на выходе расширителя 2 импуль сов появляется пара импульсов. Если дли тельность импульсов пары одинакова, то входная частота равна частоте импульсов с выхода делителя 1О. Если длительность второго импульса больше первого, то входная частота больше частоты с выхода делителя 10, а если второй импульс короче первого, то входная частота меньше частоты с выхода делителя 10. В количественной величине разницы длительностей импульсов заключена количественная величина отклонения входной частоты от величины частоты сформированной на выходе делителя 10. Импульсы с выхода расширителя 2 импульсов управляют ключом 3, который пропускает на счетный вход реверсивного счетчика 4 серию импульсов опорной частоты. ВыХОДЫ триггера 8 управляют направлением счета реверсивного счетчика 4, при единичном состоянии первого выхода триггера 8 импульсы опорной частоты суммируются, а при нулевом - вычитаются. Подключенный к выходам разрядов реверсивного счетчика 4 дешифратор 5 выдает на одном из своих выходов сигнал зависящий от числа записанного в реверсивном счетчике 4. После- окончания расширенного импульса заканчивается время анализа и на выходе логического элемента 7 формируется импульс, который устанавливает делитель 1О в исходное состояние и блокирует поступление на его вход импульсов опорной частоты. Элемент 9 задержки при поступлении на его вход отрицательного перепада напряжения формирует на своем выходе короткий отрицательный импульс, задержанный относительно перепада напряжения на время, достаточное для завершения переходных процессов в реверсивном счетчике 4 и дешифраторе 5. Импульс с выхода элемента 9 задержки дает разрешение на запись в накопительные элементы 6 информации с выхода дешифратора 5 и возвращает реверсивный счетчик 4 в исходное состояние. Скема готова к следующему циклу работы. Когда в накопительных элементах 6 накапливается информация, досте1точная для принятия решения о величине входной частоты, на выходе одного из накопительных элементов 6 появляется сигнал, свидетельствующий о нахождении входной частоты в интервале частот, определяемом дешифратором 5. Формула изобретения Цифровой частотный детектор, содер жащий формирователь импульсов, вхоа которого является входом устройства, элемент задержки, триггер, первый виход

которого подключен к первому входу логического элемента, соециненные после- цователЫО реверсивный счетчик имиульсов и дешифратор, отличающийс я тем, целью повышения быстродействия, в него введены делитель частоты, расширитель импульсов, ключ и накопительные блоки, причем вход устройства соединен со входом триггера и вторым входом логического элемента, первый и второй выходы триггера соединены со входами направления счета реверсивного счетчика импульсов, выход формирователя импульсов соединен со входом расширител импульсов, выход которого подключен к третьему входу логического элемента и к управляющему входу ключа, коммутируемый переход которого включен между управляемым входом делителя частоты и

й;(

1Q

счетным входом реверсивного счетчика импульсов, а выход логического эпемен та подключен ко входу установки нуля делителя частоты и входу элемента эадержки, выход которого подключен ко входу установки реверсивного счетчика импульсов и входам записи накопительных блоков, выходы которых являются выхопамв устройства, информационные входы которых соединегы с выходами дешифратора, а выходы являются выходами устройства.

Источники информации, принятые во внимание при экспертизе

LTТ