Устройство для распределения задач между процессорами Советский патент 1982 года по МПК G06F9/50 G06F15/163 

Изобретение относится к вычислительной технике и может найти применение в отказоустойчивых многопроцессорных системах для распределения нагрузки между процессорами.

Известно устройство для распределения заданий процессорам, содержащее регистры, регистр сдвига, узел управления и логические элементы, однако оно не может быть применено в качестве узла распределения функций (заданий) в вычислительных систеMaXj предусматривающих перераспределение функций (кодов настроек на выполнение функций) после отказов 1.

Наиболее близким по технической сущности к изобретению является устройство для управления распределением задач, содержащее блок памяти, регистры, шифраторы, узел опроса, счетчик, узлы анализа столбцов и строк, схемы сравнения, триггеры, логические элементы С2 X

Однако это устройство характеризуется сложностью.

Цель изобретения - упрощение устройства.

Поставленная цель достигается тем, что устройство для распределения задач между процессорами, содержащее

блок памяти и элемент И-НЕ снабжено дешифратором и блоком перебора пе.рестановок, причем вход устройства соединен с входом дешифратора,группа выходов которого соединена с первой группой входов блока памяти, вторая группа входов которого соединена с группами выходов блока перебора перестановок и устройства, группа вы10ходов блока памяти соединена с группой входов элемента И-НЕ, выход которого соединен с тактовым входом блока перебора перестановок.

На фиг. 1 приведена структурная

15 схема устройства на фиг. 2 - возможный вариант реализации блока перебора перестановок.

Устройство для распределения задач между процессорами содержит блок па20мяти 1 и элемент И-НЕ 2, блок перебора перестановок 3, элементы пгичяти 4 и дешифратЬр 5.

Блок перебора перестановок по фиг.2 содержит последовательно соеди25ненные в кольцо регистры 6...6„,схему сравнения 7, дополнительньлй регистр 8, счетчик 9, блок памяти 10 (постоянной) .

Устройство предназначено для раС

30 пределения вычислительной нагрузки процессорами вычислительной системы, в которой при потере какимлибо процессором (вычислительным модулем) способности выполнения возложенной на него функции производится перераспределение функций (задаНИИ) между процессорами так, чтобы система восстановила работоспособность . Формирование различных вариантов распределения функций производится блоком перебора перестановок З.Код функции Ha.j-oM выходе которого соответствует настройке j-ro процессора (на выполнение функции )оПроверка работоспособности распределени функций (перестановки) между процессорами происходит по информации, хр нимой в блоке памяти 1. В блок памяти 1 заносится матрица памяти//4 элемент котррой Ч,,-i f если j-ый процессор способенвыполнять- функци , в противном случае Vl 0 j-ы элемент памяти 4 соответствует j-му столбцу матрицы If .- . Запись О в ячейку происходи при потере j-ым процессором способности выполнения возложенной на нег функции. На вход дешифратора 5 пода ется код J. отказавшего процессора Возбужденным выходом дешифратора 5 осуществляется выборка j-ro элемент памяти 4j. Адрес (соответствующий коду потерянной функции) подается с j-ro элемента блока перебора пере становок 3 на вход адреса элемента памяти 4j . При этом на ВЕЛХОДЫ элемента памяти 4j подается О (содер жимое выбранной ячейки ). На выходе элемента И-НЕ 2 формируется 1, поступающая на тактовый вход блока перебора перестановок 3, Блок перебора перестановок 3 форглирует следующий по порядку вариант распре деления функций f , f .f у,.Если сформированное распределение функций является работоспособным, то на выходах всех элемента памяти 4 ,... ...,4, выдаются 1 и на тактовый вход блока перебора перестановок с выхода элемента И-НЕ 2 импульс не поступает. Если выработанный вариант распределения функций не явля ется работоспособным, то на выходе элемента памяти 4 содержатся О и на выходе элемента И-НЕ 2 вырабатывается 1, поступакяцая на тактовый вход блока перебора перестановок 3. При этом будет выработан сле дующий вариант распределения функций и т.д. Блок перебора перестановок 3 предазначен для генерирования всевозможых перестановок кодов настроек f, f г TZ.,IHв блок постоянной памяти 10 пост-, рочно заносятся всевозможные перестановки кодов f ,f,..., fy,, в регистры 6,...,б заносятся коды f., f, . о , f, в регистр 8 - код (.. В регистрах 6 ,...,6 происходит циклический сдвиг кодов , , .. . f t, при поступлении в регистр 6 кода f, на выходе схемы сравнения 7 вырабатывается сигнал, по KOTopofiy происходит запись в регистры 6х2,..,6у, следующей по порядку перестановки кодов f,f.,.,,., f, и изменение адреса в счетчике 9. Такая схема обеспечивает перебор всевозможных перестановок кодов ,, .., (возможен перебор перестановок с повторяющимися элементами - кодами) .. Данное устройство характеризуется упрощением, так как на его реализацию требуется значительно меньше аппаратуры, чем на реализацию устройства - прототипа. Данное устройство может найти применение при проектировании отказоустойчивых вычислительных систем, в которых восстановление работоспособности носле отказа достигается перераспределением функций,возложенных на процессоры. Формула изобретения Устройство для распределения задач между процессорами, содержащее блок памяти и элемент И-НЕ, отличающееся тем, что, с целью сокращения объема оборудования, оно содержит дешифратор и блок перебора перестановок, причем вход устройства соединен с входом дешифратора, группа выходов которого соединена с первой группой входов блока памяти, вторая группа входов которого соединена с группами выходов блока перебора перестановок и устройства, группа выходов блока памяти соединена с группой входов элемента И-НЕ, выход которого соединен с тактовым входом блока перебора перестановок. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 629538, кл. G Об F 9/00, 1976. 2.Авторское свидетельство СССР 696471, кл. G 06 F 15/20, 1976 (прототип).