Двухпетлевое устройство импульсно-фазовой автоподстройки частоты Советский патент 1983 года по МПК H03L7/00 

1

Изобретение относится к радиоэлектронной технике и может быть использовано в быстродействующих устройствах формирования и стабилизации сетки частот.

Известны устройства импульсно-фазовойавтоподстройки частоты (ИФАПЧ), содержащие две петли автоподстройки, в цепи обратной связи которых включены делители частоты,с переменными коэффициентами деления. Известные двухпетлевые ycтpoйctва ИФАПЧ позволяют сформировать сигналы с повыщенной чистотой спектра 1.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее включенные в кольцо первый подстраиваемый генератор, делитель частоты с переменным коэффидиентом деления, первый Импульсно-фазовый детектор (ИФД), второй подстраиваемый генератор, выход которого соединен с вторым входом первого нмпульсно-фазового детектора через первый делитель частоты с переменным коэффициентом деления (ДПКД), второй делитель частоты с переменным коэффициентом деления и второй импульсно-фазовый детектор, другой вход которого подключен к опорному генератору 2.

Недостатком известного устройства является низкое быстродействие. Это связано с тем, что инерционность охватывающего первый подстраиваемый генератор кольца ИФАПЧ, определяющая быстродейст5 вие всего устройства, не может быть сделана малой в силу ограниченности полосы перестройки генератора. Максимальное быстродействие в известном устройстве получается при использовании ИФД с пецеидальной характеристикой, значение крутизны рабочего участка которой удовлетворяет равенствуЛуГ(«г - f,) Тр 1, (2)5У-полоса удержания петли

ИФАПЧ;

N|iN2.D -коэффициенты деления соот15ветственно первого, второго

ДПКД и делителя частоты с фиксированным коэффициентом деления;

S - крутизна, перестройки генератора;

°V - максимальное значение модуля

выходного напряжения ИФД;

F(4-,VKpyTH3Ha нормированной характеристики ИФД в рабочей точке ч« ;

f -разность фаз сигналов на входах импульсно-фазового детектора;Тр - период регулирования в петле

ИФАПЧ.

При выполнении указанного равенства процесс установления разностей фаз генераторов длится один период регулирования, если начальная фаза выходного сигнала такова, что выходной нмпульс второго ДПКД попадает на рабочий участок характеристики ИФД. В этом случае набег фазы генератора за период регулирования при любой начальной частотной расстройке таков, что следующий за первым импульс с выхода ДПКД попадает в точку характеристики ИФД, соответствующую положению устойчивого равновесия в устройстве. Максимально возможный набег фазы генератор.а за период регулирования составляет величину/42-T,/D, где f , и cf - начало и конец рабочего участка характеристики ИФД, независимо от того, в какой момент времени по отнощению с опорному импульсу приходит импульс с выхода ДПКД. Вы5содной импульс ДПКД в известном устройстве может появиться в любой мом:ент времени по отношению к импульсу опорной частоты, определяемый, в основном, начальным состоянием тракта счета ДПКД. Величина .рабочего участка характеристики ИФД при оптимальном по быстродействию выборе параметров кольца ИФАПЧ мала и может составлять, с учетом возможности перестройки генератора, доли процента от протяженности характеристики ИФД. Поэтому переходный процесс может продолжаться длительное время (десятки, сотни периодов регулирования), необходимое для достижения разностью фаз сигналов на входах ИФД величины, соответствующей рабочему участку его характеристики, после чего установление происходит за один период регулирования.

Цель изобретения - повыщение быстродействия устройства.

Поставленная цель достигается тем, что в двухпетлевое устройство ИФАПЧ, содержащее соединенные в кольцо первый подстраиваемый генератор, делитель частоты с фиксированным коэффициентом деления, первый импульсно-фазовый детектор, второй подстраиваемый генератор, выход которого соединен с вторым входом первого импульсно-фазового детектора через первый делитель частоты с переменным коэффициентом деления, второй импульснофазовый детектор, другой вход которого подключен к опорному генератору, введены формирователь стробирующих импульсов, формирователь импульсов сброса, логический блок, при этом вход формирователя стробирующих импульсов и вход восстановления исходного состояния логического блока соединены с выходом опорного генератора, первый и второй выходы формирователя стробирующих импульсов соединены соответственно с первым и вторым входами управления логического блока и с первым и вторым входами формирователя импульсов сброса, первый сигнальный вход логического блока соединен с выходом второго делителя частоты с переменным коэффициентом деления, выходы формирователя импульсов сброса соединены с вторым и третьим сигнальными входами логического блока, выход логического блока подключен

0 к входу сброса ДПКД.

Логический блок содержит первый .логический элемент И, один вход которого является первым входом управления, другой вход, являющийся первым сигнальным входом, соединен с входом второго логического элемента И и с входом сброса первого триггера, выход соединен с установочным входом второго триггера, установочный вход первого триггера соединен с входом сброса второго триггера, являющимся входом

восстановления исходного состояния, второй вход второго логического элемента И является вторым входом управления, выход второго триггера соединен с одним входом третьего логического элемента И, другой вход которого является вторым сиг5 нальным входом, выход первого триггера со динен с одним входом четвертого логического элемента И, другой вход которого является третьим сигнальным входом, выходы второго, третьего и четвертого логических элементов И соединены с входами

0 логического элемента ИЛИ, выход которого является выходом логического блока.

На фиг. 1 изображена структурная электрическая схема двухпетлевого устройства импульсно-фазовой автоподстрой5 ки частоты; на фиг. 2 - структурная электрическая схема логического блока; на фиг. 3 - развернутая во временной области характеристики ИФД (а) и временные диаграммы (б, в, г, д, е, ж, з) напряжений в точках структурной схемы.

Двухпетлевое устройство импульснофазовой автоподстройки частоты, содержит соединенные в кольцо первый подстраиваемый генератор 1, делитель 2 частоты с фиксированным коэффициентом деления, пер5 вый импульсно-фазовый детектор 3, второй подстраиваемый генератор 4, выход которого соединен с вторым входом первого импульсно-фазового детектора через первый делитель 5 частоты с переменным коэффициентом деления, второц делитель 6 часто0 ты с переменным коэффициентом деления и второй импульсно-фазовый детектор 7, другой вход подключен к опорному генератору 8, при этом вход формирователя 9 стробирующих импульсов и вход восстановления исходного состояния логического бло5 ка 10 соединены с выходом опорного генератора 8, первый и второй выходы формирователя 9 стробирующих импульсов соединены с первым и вторым входами формирователя 11 импульсов сброса и с первым и вторым входами управления логического блока 10, первый сигнальный вхОд логического блока 10 соединен с выходом второго делителя 6 частоты с переменным коэффициентом деления, второй и третий сигнальные входы логического блока 10 соединены с выходами формирователя 11 импульсов сброса, выход логического блока 10 подключен к входу сброса второго делителя 6 частоты с переменными коэффициентом деления.

Логический блок 10 содержит первый логический элемент 12 И, один вход которого является первым входом управления, другой вход, являющийся первым сигнальным входом, .соединен с входом второго логического элемента 13 И и с входом сброса первого триггера 14, выход соединен с установочным входом второго триггера 15, установочный вход первого триггера 14 соединен с входом сброса второго триггера 15, являющимся входом восстановления исходного состояния, второй вход второго логического элемента 13 И является вторым входом управления, выход второго триггера 15 соединен с одним входом третьего логического элемента 16 И, другой вход которого является вторым сигнальным входом, выход первого триггера 14 соединен с одним входом четвертого логического элемента И 17, другой вход которого является третьим сигнальным входом, выходы второго, третьего и четвертого логических элементов И соединены с входами логического элемента 18 ИЛИ, выход которого является выходом логического блока 10.

Устройство работает следующим образом.

Опорный импульс (фиг. 36) приводит логический блок в исходное состояние, при котором разрешается прохождение второго импульса сброса на выход логического блока 10, Формирователь 9 стробирующих импульсов формирует первый стробирующий импульс на первом выходе (фиг. Зв) соответствующий нижнему горизонтальному участку характеристики ИФД 7. По заднему фронту первого стробирующего импульса формирователь 11 импульсов сброса формирует первый импульс сброса (фиг. Зд). При этом на втором выходе формирователь 9 стробирующих импульсов сформирует второй стробирующий импульс (фиг. Зг), соответству19щий рабочему участку характеристики ИФД 7. По заднему фронту второго стробирующего импульса формирователь 11 импульсов сброса формирует второй импульс сброса (фиг. Зе). На фиг. Зж показана диаграмма выходного напряжения логического блока 10. Если выходной импульс ДПКД 6 (фиг. Зз) приходит в момент действия первого стробирующего импульса, то он переводит логический блок 10 в состояние, при котором на его выход проходит только первый импульс сброса. Сброс ДПКД 6 происходит в момент времени, соответствующий началу рабочего участка характеристики ИФД 7. Если выходной импульс ДПКД 6 не приходит в период действия первого и второго 5 стробирующих импульсов, (тогда он должен будет прийти в момент, соответствующий верхнему горизонтальному участку характеристики ИФД 7), то логический блок 10 остается в исходном состоянии. Второй импульс сброса, пройдя через логичес0 кий блок 10, сбрасывает ДПКД 8 в момент, соответствующий началу верхнего горизонтального участка характеристики ИФД 7. В обоих случаях следующий за первым импульс ДПКД 6 обязательно попадает на рабочий участок характеристики ИФД 7

5 и переходной процесс заканчивается за один период регулирования. Если выходной импульс ДПКД б приходит в период действия второго стробирующего импульса, логичес, кий блок 10 переводится в состояние, запрещающее прохождение второго импульса

сброса на выход. Устройство ИФАПЧ при этом работает в обычном режиме автоподстройки с оптимальными по быстродействию параметрами и начальными фазовыми соотношениями сигналов.

5 Преимущество устройства по сравнению с известным заключается в повышении быстродействия (уменьшении времени переходного процесса). При этом достигается быстродействие двухпетлевого устройства, близкое к предельному быстро0 действию устройства автоматического ре.гулирования.

Формула изобретения

1. Двухпетлевое устройство импуЛьснофазовой автоподстройки частоты, содержа5 щее соединенные в кольцо первый подстраиваемый генератор, делитель частоты с фиксированным коэффициентом деления, первый импульсно-фазовый детектор, второй подстраиваемый генератор, выход которого соединен с вторым входом первого импульсно-фазового детектора через первый делитель частоты с переменным коэффициентом деления, второй делитель частоты с переменным коэффициентом деления и второй импульсно-фазовый детектор,

5 другой вход которого подключен к опорному генератору, отличающееся тем, что, с целью повышения быстродействия, в него введены формирователь стробирующих импульсов, формирователь импульсов сброса и логический блок, при этом вход формироQ вателя стробирующих импульсов и вход восстановления исходного состояния логического блока соединены с выходом опорного генератора, первый и второй выходь формирователя стробирующих импульсов соединены с первым и вторым входами формирователя импульсов сброса и с первым и вторым входами управления логического блока, первый сигнальный вход логического блока соединен с выходом второго делителя частоты с переменным коэффициентом деления, второй и третий сигнальные входы логического блока соединены с выходами формирователя импульсов сброса, выход логического блока подключен к входу сброса второго делителя частоты с переменным коэффициентом деления.

2. Устройство по п. 1, отличающееся тем, что логический блок содержит первый логический элемент И, один вход которого является первым входом управления, другой вход, являющийся первым сигнальным входом, соединен с входом второго логического элемента И и с входом сброса первого триггера, выход соединен с установочным входом второго триггера, установочный вход первого триггера соединен с входом сброса второго триггера, являющимся входом восстановления исходного состояния, второй вход второго логического элемента И является вторым входом управления, выход второго триггера соединен с одним входом третьего логического элемента И, другой вход которого является вторым сигнальным входом, выход первого

триггера соединен с одним входом четвертого логического элемента И, другой вход которого является третьим сигнальным входом, выходы второго, третьего и четвертого логических элементов И соединены с входами логического элемента ИЛИ, выход

которого является выходом логического блока.

Источники информации, принятые во внимание при экспертизе

1.Technignes of freguency synthesis Stokes V. О. Proc. lEE, 1973, v. 120. No lOR.

2.Патент Великобритании № 1263928, кл. Н 3 А 16.02.72 (прототип).

г/д /

0f/if. /