Кольцевой счетчик Советский патент 1983 года по МПК H03K23/00 

(5) КОЛЬЦЕВОЙ СЧЕТЧИК

1

Изобретение относится к автоматике и вычислительной технике и может быть использовано при реализации технических средств автоматики и вычислительной техники.

Известен кольцевой счетчик, содержащий входную шину, шину установки, разряды на D-триггерах, два элемента И во всех разрядах, дополнительный элемент И и элемент НЕ .

Недостатками этого устройства являются недостаточно высокая надежность функционирования, сброс любого D-триггера приводит к переносу 1 на первый выход, и малый коэффициент пересчета ), т.е. только на единицу больше, чем количество В-триггерж.

Наиболее близким к изобретению по технической Сущности является кольцевой счетчик, содержащий вход- . нуо шину, шину установки, п разрядов на D-триггерах, четыре элемента И во всех разрядах, дополнительный элемент И, первый элемент ИЛИ во всех разрядах, второй элемент ИЛИ в разрядах с третьего по (и-1)-й, два элемента НЕ, матричный дешифратор, содержащий ), строку по (4-1) , (П-1) , V1-2), (V1-3),..., 2 элементов И, vi-1) столбец по 2,3,... .,.-., И-2) , (И-1) , ) элементов И 2.

о

Недостатком известного устройства является относительно невысокая информационная емкость с помрщью п-раз15 рядов на D-триггерах получен кольцевс й счетчик только на 2+2+3+А+,. , .,+ +п выходов и относительно низкая надежность из-за большого Диапазона возможного ложного переноса Информа ционной 1 на последующие и предыдущие выходы и также возможен ложный переход из любого состояния в исходное. Цель изобретения - увеличение ин формационной емкости и повышение на дежности. Поставленная цель достигается те что в кольцевой счетчик, содержащий входную шину, шину установки, п раз рядов на D-триггерах, четыре элемен та И во всех, кроме последнего, раз рядах, два элемента И последнего ра ряда, дополнительный элемент И, пер вый элемент ИЛИ во всех разрядах, в второй элемент ИЛИ в разрядах с тре тьего по Гп-1)-ый, первый, второй элементы НЕ, первый матричный дешиф ратор, первые входы первого, третье го и второго, четвертого элементов каждого разряда, кроме четвертого элемента И второго разряда, соединены соответственно с инверсным и прямым выходами D-триггера своего разряда, вторые входы первого, второго элементов И с третьего по n-lj-ый разрядов соединены с выходами первых элементов.И предыдущих разрядов, второй вход четвертого эле мента И первого разряда соединен с выходом третьего элемента И второго разряда, вторые входы третьего, четвертого/элементов И со второго по Сп-й)-ый разрядов соединены с выходами третьих элементов И последующих разрядов, выход третьего элемента И первого разряда соединен с входом установки в О D-триггера своего разряда, входы установки в О D-триггеров с третьего по (п-1)-ый разрядов соединены с выходами вторых элементов ИЛИ, первые входы которых соединены с выходами первых элементов И, входная шина соединена с тактовыми входами D-триггеров всех, кроме первого, разрядов, введе ны в первый разряд три элемента И, во второй и с четвертого по (п-1)-ый разряды шесть элементов И, в третий и последний разряды четыре элемента И, второй элемент ИЛИ в разряды первый, второй и п-ый элемент ИЛИ-НЕ в каждый, кроме третьего, разряд, дополнительный элемент ИЛИ, второй матричный дешифратор, первый и второй матричные дешифраторы содержат по п-1)-ой строке по п-2, п-3, , п-5,..., 3| 2, 2 элементов И в строках и по (п-2) столбца по 2,3..., п-2, п-1 элементов Ив столбцах, строки первая, вторая,... (п-2)-ая первого и второго матричных дешифраторов соединены соответственно с выходами вторых и шестых элементов И со второго по Гп-1)-ый разрядов, (п-П-е строки соединены с выходами первого и пятого элементов И Гп-1)-го разряда, столбцы первый, второй, ...., Гп-2)-ой первого и второго матричных дешифраторов соединены соответственно с выходами восьмых и четвертых элементов И с третьего по п-ый разрядов, причем в каждом матричном дешифраторе первый столбец соединен с элементами И первой и третьей строк, столбцы со второго по (п-З)-ий соединены с входами элементов И предыдущих, своей и следующей через одну строк, Гп-2)-ой столбец соединен с элементами И всех строк, прямые выходы D-триггеров со второго по (п-1)-ый разрядов и инверсный выход D-триггера п-го разряда соединены с D-входами D-триггеров последующих и первого разрядов D-вход D-триггеров второго разряда через первый элемент ИЛИ соединен с выходами первого и второго элементов И первого разряда, первые входы шестого, восьмого и пятого, седьмого элементов И каждого разряда, кроме восьмого элемента И второго разряда, соединены соответственно с инверсным и прямым выходами D-триггера, первые входы четвертого и восьмого элементов И второго разряда соединены соответственно с выходами пятого и первого элементов И своего разряда, второй вход первого элемента И первого разряда через первый элемент ИЛИ п-го разряда соединен с выходами восьмого элемента И второго разряда и последних элементов И с первого по предпоследний столбец первого матричного дешифратора, второй вход второго элемента И первого разряда через элемент ИЛИ-НЕ второго разряда соединен с выходами четвертого элемента И второго разряда и последних элементов И с первого по предпоследний столбец второго матричного дешифратора, вторые входы первого, второго элементов И второго разряда соединены с инверсным выходом D-триггера первого разряда, вторые входы пятого и третьего, седьмого элементов И первого и п-го разрядов соединены через первый элемент НЕ с шиной установки, вторые входы четвертого и восьмого элементов И п-го разряда соединены соответственно с прямым и инверсным рыходами D-триггера первого разряда, вторые входы третьего и седьмого элементов И первого разряда через элемент ИЛИ-НЕ сое динены с шиной .установки и выходом второго элемента ИЛИ первого разряда, вторые входы четвертого и восьмого- элементов И первого разряда соединены соответственно с выходами третьего и седьмого элементов И второго разряда, вторые входы пятых шестых и седьмых, восьмых элементов И со второго по (п-1)-ый разрядов соединены соответственно с выходами пятых элементов И предыдущих и седьмых элементов И последующих раз рядоа, первые входы девятого и деся того элементов И второго разряда соединены соответственно с выходами пятого и первого элементов И, вторые входы соединены соответственно С выходом элемента ИЛИ-НЕ и через второй элемент НЕ с выходом первого элемента ИЛИ п-го разряда, первые входы девятого и десятого элементов И,с четвертого п-ый разряд соединены соответственно с выходами седь мого и третьего элементов И, вторые входы - через элемент ИЛИ-НЕ с выходами первых элементов И третьей, четвертой,..., (п-1)-ой строк перво го и второго матричных дешифраторов тактовый вход D-триггера первого ра ряда соединен с входной шиной через дополнительный элемент И, второй вход которого через второй элемент ИЛИ первого разряда соединенс последними элементами И последних столбцов первого и второго матричных дешифраторов, второй вход второго элемента ИЛИ каждого, кроме первого, разряда и третий вход каждого кроме первого, разряда и третий вход каждого, кроме первого и третьего, разряда соединены с шиной установки и выходом десятого элемента И, третий вход второго элемента ИЛИ третьего разряда соединен с выходом восьмого элемента И,.четвертый вход второго элемента ИЛИ разрядов с четвертого по (п-й)-ый соединен с выходом восьмого элемента И, вход установки в 1 П-триггера первого разряда через первый элемент ИЛИ соединен с шиной установки и выходом седьмого элемента И, входы установки в.1 D-триггеров второго и п-го разрядов соединены с выходами девятых элементов И, вход установки в 7 1 D-триггера с третьего по (п-1)-ый разрядов соединен через пе:рвый элемент КЛИ с выходами четвертого, пятого и, кроме третьего разряда, девятого элементов И, входы дополнительного элемента ИЛИ соединены с вцходом четвертого элемента И первого разряда и шиной установки. На чертеже представлена схема кольцевого счетчика. Устройство содержит D-триггера , ,..., элементы И , ,...; 2(п-1); , ,..., 3 Гп-0; . ,..., , ,..., , ,... ; , ,... 7(п-1); , ..., , ,..., , , ,..., , , ,..., 12, матричные дешифраторы 13 и Н на элементах И; элементы ИЛИ , ,..., 15(п-1); , ,...,, 17; элементы ИЛИ-НЕ , , 18, , ... элементы НЕ 19 и 20; шину 21 установки; входную шину 22. Строки матричных дешифраторов 13 и Н содержат по (п-2) , (п-З) , (п-3) , (n-i) , (п-5),..., 3, 2, 2 элемента И; столбцы матричных дешифраторов 13 и Н содержат по 2, 3...., (п-2) , (п-1) элементов И; строки 1, 2,..., (п-2) , (п-1) матричных дешифраторов 13 и соединены соответственно с выходами элементов И , 3(п-1), 2(п-1) и выходами элементов И , ,... 7 (п-1), 6 (п-1); столбцы 1, 2,4.. п-3, п-2 матричных дешифраторов 14 и 13 соединены соответственно с выходами элементов И , 5,... 5 () 5п и выходами элементов И , ,... 9(п-1), 9п. Кольцевой счетчик работает следуюидим образом. Логическая 1 последовательно появляется на выходах элементов ИЛИ 17 И , элементов И столбцов 1, 2,..., (п-2), матричного дешифратора 14 и элементов И , , элементов И столбцов 1, 2,..., (п-2)-го матричного дешифратора 13, являющих-; ся выходами кольцевого счетчика, т.е. коэффициент пересчета равен 2+2+3+4+...+ (п-1)+2+2+3+4+...+ (п- 0 2+2+3+4+...+(п-1)2. В teчeниe первой половины счета до С 2+2+3+ +4+...+(п-1)3 происходит последовательно заполнение всех разрядов единицами Гисходное состояние - все разряды в О) , причем после появления 1 на выходе элемента И и каждого появления U на выходах последних элементов И каждого из столб цов 1, 2..., (п-З)-го матричного дещифратора l4 процесс заполнения единицами разрядов начинается сначала, т.е. следующим импульсом по шине 22 1 появится на выходе четвертого элемента И следующего разряда и элемента И , т.е. на выходе первого элемента И следующего столбца матричного дешифратора 14. После появления 1 на выходе последнего эле-, мента И последнего столбца матричного дешифратора 14 следующим импульсом по шине 22 в первый разряд запи шется О и будет происходить обрат ный npOLscc - последовательное запол нение всех разрядов нулями, т.е. вторая половина счета с L2+2+3+4+.. + (п-1)3 до 2+2+3+4+... + (n-1)J-2, причем после появления 1 на выходе элемента и каждого появления 1 на выходах последних элемен тов И каждого из столбцов 1, 2,..., (п-З)-го матричного дешифратора 13 процесс заполнения нулями разрядов начинается сначала, т.е. следующим тактовым импульсом 1 появится на выходах восьмого элемента И следующего разряда и элемента И , т.е. на выходе первого элемента И следую щего столбца матричного дешифратора 13- После П9явления 1 на выход последнего элемента 41 последнего столбца матричного дешифратора 13 следующим импульсом по шине 22 в первый разряд запишется 1, и процес повторяется, начнется заполнени разрядов единицами. Установка исходного состояния осуществляется подачей 1 на шину установки 21 . Через элемент НЕ 19 отключаются последовательно, начиная с п-го разряда, третьи, четвертые и седьмые, восьмые элементы И всех разрядов, кроме элементов И , и, начиная с второго разряда, пятые, шестые элементы И, т.е. на входы установки в 1 D-триггеров , ,.., подаются О, а н .еходыГустановки в О через э; емен тыИЛИ , ,..., логичес кие 1, устанавливая U-триггер в О. Через элемент ИЛИ-НЕ отключаются обратные связи D-триггера 1-1, элементы и и через элемент ИЛИ он устанавливается в 1. По окончании импульса установки (О на шине установки 21) с задержкой на время перехода из О в 1 последовательной цепочки элементов И , 4(п-1),..., , и элемента ИЛИ 17 1 появится на первом выходе. Так как во время действия импульса установки по шине 21 на всех выходах кольцевого счетчика О, 1 появляется на выходе элемента И по его окончании, то для формирования 1 на первом выходе во время действия импульса установки введен элемент ИЛИ 17, соединяющий первый выход с шиной установки 21. В процессе счета 1 на первом выходе формирует элемент И Длительность импульса установки по шине 21 должна быть больше, чем время последовательного перехода из 1 в О цепочки элементов И , 8(п-1) ,..., , и элемента ИЛИ , т.е. больше максимального времени подачи О на входы установки в 1 D-триггеров , 1(п-1),..., После установки на выходе элемента И будет 1 - сигнал совпадения О состояния D-триггеров , 1(п-1),..., с 1 состоянием D-триггера , которая через элемент ИЛИ 17 поступит на первый выход. На выходе элемента И первой строке матричного дешифратора 14 тоже будет 1, но сигналы всех столбцов О. Логическая 1 с прямого выхода D-триггера откроет элемент И , разрешая прохождение сигналов с выходов элемента И и последних элементов И столбцов 1, 2,..., (п-З)-го матричного дешифратора 14 через элемент ИЛИ-НЕ на D-вход D-триггера 1-2. На выходе элемента ИЛИ-НЕ О будут в моменты, когда на одном из выходов элемента И и последних элементов И столбцов 1, 2,..., (п-З)-го матричного дешифратора 14 будет 1. Первым импульсом по шине 22 1 запишется в D-триггер , а 1 в D-триггере останется и будет сохраняться в нем в течение первой половины счета до 2+2+3+4+...+(п-1). После первого импульса по шине 22 1 появится на выходе элемента И , т.е. во втором выходе кольцевого счетчика. На D-вход D-триггера поступит О. Вторым импульсом по шине 22 в D-триггеры и запишутся О и 1, и 1 появится на третьем выходе, т.е. выходе элемента И первой строки первого столб ца матричного дешифратора 14. Третьим импульсом по шине 22. в D-триггер запишется 1, а в D-триггере ост анется 1, так как 1 с выхода элемента И запретит в него запись О,(если на входе установки состояние D-триггера нельзя изменить тактовым сигналом), 1 появится на четвертом выходе,т.е выходе элемента И третьей строки.пео вого столбца, которая через элемент ИЛИ-НЕ отключит элемент И разрешит переключение D-триггера 1 следующим импульсом по шине 22 в 1 Четвертым импульсом по шине 22 в Dтриггеры и 1 запишутся О и 1.и 1 появится на пятом выходе, т.е. выходе элемента И первой строки второго столбца. Пятым импульсом по иине 22 в D-триггеры и запишутся 1 И О и 1 появится на шестом выходе, т.е. выходе элемента И второй строки второго столбца. Шестым импульсом по шине 22 в D-триг гер запишется 1, а в D-триггере останется 1, так как 1 с выхода элемента И 5 запретит запись О, и 1 появится на седьмом выходе, т.е. выходе элемента И четвертой строки второго столбца и так далее импульсами по шине 22 1 Gyдет последовательно продвигаться по элементам И столбцов 3 , .. (п-З)-го матричн9го дешифратора k и после 1+2+3+...+ (п-2) -го импульса появится на 2+3+3+ +. + + (п-2)3-м выходе, т.е. выходе элемента М (п-1)-ой строки, (п-3)го столбца. . Эта 1 через элемент ИЛИ-НЕ 18-п закроет элемент И 11-п, отключит обратную связь с инверсного выхода на вход установки в О D-триггера , осуществляемую элементом И 4-п, и разрешит запись в него 1 следующим импульсом по шине 22. Следующим Р+2+3+.. .+ (п-2) + импульсом в D-триггеры и запишутся О и 1, и 1 появится на 2+2+3+ +4,...+(n-2) + l3-M выходе, т.е. на выходе элемента И первой строки (п-2)-го столбца. Следующими импульсами по шине 22 1 будет продвигаться по элементам И (п-2) столбца 67 10 и после 1+2+3+.. .+ (п-2)+(п-1)3-го .импульса появится на 2+2+3+ +.. .+ +(n-2)+(n-1J3-M выходе, т.е. на выхо- де элементов И (п-1)-ой строки (п-2)-го столбца. Эта 1 через элемент ИЛИ откроет элемент И 12, разрешая прохождение следующего импульса по шине 22,на тактовый вход D-триггера , и отключит обратные связи - элементы И , . .Следующим 1+2+3+..,.+ (п-1)+13-м импульсом в D-триггер запишется О, и 1 появится на 2+2+3+ +...+ + (n-1)+l3- выходе, т.е. выходе элемента И , и начнется вторая половина счета - процесс заполнения всех разрядов О. В процессе первой половины счета 1 с выходов четвертых элементов И , ) запрещают на время своего действия время действия сигнала С1) столбца переключение в О D-триггеров , ,...,1.(п-1), а 1 с выходов третьих элементов И с четвертого по п-ый разрядов блокируют (запрещают) через десятые элементы И запись 1 по D-входам тактовыми импульсами по шине 22 и ложные переключения в 1 (сбои) D-триггеров последующих от разряда на выходе четвертого элемента И которого 1. Таким образом, 1 с выходов четвертых и третьих элементов И, действуя на входы установки D-триггеров, формируют сигналы столбцов, запрещают их преждевременные и ложные переносы. На выходах элементов И , ,..., (первом,, втором выходах кольцевого счетчика и столбцах матричного дешифратора Т) будет одна и только одна 1, так как сигналы элементов И , , 5,..., 5(п-1) являются сигналами совпадений нулевых состояний D-триггеров последующих разрядов с единичным состоянием своего, сигнал элемента И является сигналом совпадения единичных состояний D-триггеров 1 1 и с .нулевыми состояними остальных, сигнал элемента И является сигналом совпадения единичных состояний D-триггеров и , и двух сигналов совпадений на выходах элементов И , ,..., одновременно быть не может. На выходах элементов И , ,... ,7 (п-1) и 6(п-1) строках матричного дешифратора It будет од11на и только одна 1 и только в течение первой половины счета, так ка они являются сигналами совпадений единичных состояний D-триггеров пре дыдущих разрядов с нулевым своего и сигналом совпадения единичных сос тояний всех D-триггеров, кроме , и двух сигналов совпадений одновременно быть не может. Ложный в резул тате сбоя перенос этой 1 назад на выходы шестых элементов И предыдущих разрядов запрещен, так как 1 с выходов элемента И и пятых элементов И предыдущих от этой 1 разрядов запрещают ложное переключение из 1 в О D-триггеров предыдущих разрядов. Ложное переключение D-триггеров разрядов между единичными строкой и столбцом не изменяет состояние кольцевого счетмика. Ложное переключение из О в 1 D-триггера разряда, на выходи шестого элемента И которого пр водит к переносу 1 вперед на выхо последнего элемента И данного столб ца, т.е. ложный перенос возможен только вперед в пределах столбца. После первой половины счета 1 с инверсного выхода D-триггера откроет элемент И , разрешая про хождение сигналов с выходов элемента И и последних элементов И столбцов 1, 2,...,(п-З)-го матрично го дешифратора 13 через элемент ИЛИ на D-вход D-триггера . Следующим 1+2+3+. ..+ (-1) импульсом -в D-триггер запишется О, и 1 появится на 1 2+2+3+1 +... + (п-1) выходе, т.е. выходе эле мента И . На выходе элемента ИЛИ 1 будут в моменты появления 1 на выходе элемента.И и последних элементов И столбцов 1, 2,, ...,(п-3)-го матричного дешифратора 13. Следующим 1+2+3- -.. . + (п-1).импульсом по шине 22 в D-триггеры и запишутся 1 и О, и 1 появится на 2+2+3+ +.. .+ (п-1) + выходе, т.е. на выходе элемента И первой строки первого столб ца. Следующим D-t-2+3+.. . + (п-1) :импульсом ПО шине 22 в D-триггера запишется О, а в D-триггере останется О, так как 1 с выхода элемента И запретит в него запись 1, и 1 появится на 2+ 7 12 +2+3+ +...+ (п-1) выходе, т.е. выходе элемента И третьей строки первого столбца, которая через элемент ИЛИ-НЕ отключит элемент И 10 и разрешит переключение В-триггера Ц следующим импульсом по шине 22 в О. Следующим 1+2+3+...+ (.п-1)+2+3+ +13-М импульсом в D-триггеры и запишутся 1 , и 1 появится на 2+2+3+.. .+ (n-1J+2+2+i -M выходе, т.е. выходе элемента И первой строки второго столбца и т.д. 1 будет последовательно продвигаться по элементам И столбцов 2, 3,..-Дп-З) матричного дешифратора 13 и после 1+2+3+.. .+ (n-lj + +2+2+3+ 4+. . .-1-(,п-2)3-го импульса появится на 2+2+3+++.. .+ Гп-1)+2+2+ +(n-2)j-M выходе, т.е. выходе элемента И строки (п-1) столбца (п-З)-го. Эта 1 через элемент ИЛИ-Нс закроет элемент И , отключит обратную связь с прямого выхода на вход установки в 1 D-триггера , осуществляемую элементом И , и разрешит запись в него О следующим импульсом по,шине 22. С выхода элемента ИЛИ через элементы И , ИЛИ на D-вход D-триггера поступит 1. Следующим Г1+2+3+.. . + (n-l.)+2+3-i+++..,.+(п-2)+13-м импульсом в D-триггеры и запишутся 1 и О, и 1 появится на Г2+2+3+ +. . .+ (п-1) + +2+2+3+4+...(n-2)+l3-M выходе, т.е. выходе элемента И первой строки столбца (п-2)-го. Следующими импульсами по шине 22 1 будет последовательно продвигаться по элементам И (п-2)-го столбца и после ;i+2+3+. . .+ (,п-1)+2+2+3+ ...+(п-1)3-го импульса появится на C2+2+3+t+. . . +(п-1)+2+2+3+ +...+ + (п-1)3м последнем выходе, т.е., выходе элемента И (п-1)-ой строки (п-2) столбца матричного дешифратора 13- Зта 1 через элемент ИЛИ откроет элемент И 12, разрешая прохождение следующего импульса по шине 22 на тактовый вход D-триггера и отключит его обратные связи, осуществляемые элементами И , . Следующим П2+2+3+«+.. . + Сп-1)+2+ +2+3+4+. . . + )-м импульсом в D-триггер запишется 1, и 1 появится на выходе элемента И и через элемент ИЛИ 17 на первом выходе, после чего процесс счета повт ряется. На выходах элементов И , , ..., будет одна и только одна 1 так как сигналы элементов И 9 9,... ,9 (п-1) являются сигналами совпадения единичных состояний Dтриггеров пфследующих разрядов с ну левым состоянием своего, сигнал эле мента И является сигналом совпа дения нулевых состояний D-триггеров и с единичными состояниями остальных, сигнал элемента И яв ляется сигналом совпадения нулевых состояний D-триггеров и и двух сигналов совпадений на выходах элементов И , ,.., одновр менно быть не может. В процессе BTiO рой половины счета 1 с выходов восьмых элементов И , 9,... ...,) запрещают на время свое ОС действия - время действия сигнала (.1) столбца, переключение в 1 D-триггеров , ,...,1 (п-1), а 1 с выходов седьмых элементов И , ... блокируют (запрещают) через элементы И , ,..., запись по D-входам тактовыми импульсами по шине 22 и ложные, переключения (сбои) D-триггеров последующих от разряда, на выходе восьмого элемента И которого 1. Таким образом, 1 с выходов восьмых и седьмых элементов И, действуя на входы установки D-триггеров, формируют сигналы столбцов, запрещают их преждевременные и ложные переносы. На выходах элементов И , ,...,3(.п-1) и 2(п-1) будет одна и только одна 1 и только в течение второй половины счета, так как они являются сигналами совпадений нулевых состояний D-триггеров предыдущих разрядов с единичным свое го и сигналом совпадения нулевых сос тояний всех D-триггеров, кроме 1-п, и двух сигналов совпадений одновременно быть не может. Ложный в результате сбоя перенос этой 1 назад, на выходы вторых элементов И предыдущих разрядов, запрещен, так как 1 с выходов элемента И и первых элементов И предыдущих от этой 1 разрядов запрещают ложное переключение из О в D-триггеров предыдущих разрядов. Ложное переключение D-триггеров разрядов между единичными строкой и-столбцом не влия.ет на состояние кольцевого счетчика Ложное переключение из 1 в О D-трИггера разряда, на выходе второго элемента И которогй 1, приводит кПереносу 1 вперед на выход последнего элемента И данного столбца, т.е. ложный перенос возможен только вперед в пределах столбца. Когда сигнал (п-2)-го столбца матричного дешифратора 14 1, то в процессе продвижения 1 по элементам И этого столбца 1 будут последовательно появляться и на 1, 2,...,(п-З)-м столбцах матричного дешифратора 13, но на всех строках матричного дешифратора 13 будут О, т.е. 1 будут последовательно появляться только на выходах элементов И (п-2)-го столбца матричного дешифратора 14. Когда сигнал (п-2)-го столбца матричного дешифратора 13 1, то в процессе продвижения 1 по элементам И этого столбца 1 будут последовательно появляться и на 1, 2,...,(п-З)-м столбцах матричного дешифратора 14, но О на всех его строках, т.е. 1 будут последовательно появляться только на выходах элементов И (п-2)-го столбца матричного дешифратора 13. Когда сигналы (п-2)-х столбцов О, то наличие 1 одновременно на столбцах матричныхДешифраторов 14 и13 исключено. Чтобы устранить ложное появление 1 на втором выходе выходе элемента И в момент появления 1 на выходе первого элемента И (п-2)-го столбца матричного дешифратора 14, первый вход элемента И соединен с выходом элемента И , а не с прямым выходом D-триггера . Чтобы устранить ложное появление 1 на выходе элемента И в момент появления 1 на выходе первого элемента И )-го столбца матричного дешифратора 13, первый вход элемента соединен с выходом элемента И ,а не с инверсным выходом D-триггера . На выходах кольцевого счетчика будет в каждый момент одна и только одна 1. Случайный, Ё результате сбоя, перенос этой одной и только одной 1 ограничен, возможен только вперед в пределах столбца, на котором произошел сбой. Предлагаемый кольцевой счетчик экономичен, из п-разрядного кольцевого счетчика с коэффициентом пересчета 2+2+3+ +.. . + (п-1)+п получен кольцевой счетчик той же разряд ности с коэффициентом пересчета 2+2+3+ +. . . + (n-1)J2, т.е. больше почти в 2 раза, и, чем больше разрядность, тем выше эффективность ис пользования предложенного кольцевого счетчика. Если использовать не все состояния кольцевого счетчика, то количество элементов И в матричных дешифраторах можно уменьшить, кроме последних элементов И в столб цах матричных дешифраторов. Так, дл получения кольцевого счетчика сигна лы на выходах которого появляются через 1, 1, 2, 3,..., (n-1J, 1,1, 2, 3,...,(п-1} используются только последние элементы И всех столбцов матричнь:х дешифраторов, остальные элементы И матричных дешифраторов не нужны. Таким образом, преимущество данного кодьцевого счетЧика состоит в возможности одним крльцевым счетмиС2.+ 1+3+ 4+ + (У1-1)За ком заменить кольцевых счетчиков с коэффициентом пересчета 2п, кроме того, повышена надежность за счет запрета ложных переключений D-триггеров. Формула изобретения Кольцевой счетчик, содержащий входную шину, шину установки, п раз рядов на D-триггерах, четыре элемен та И во всех, кроме .последнего, раз рядах, два элемента И последнего разряда, дополнительный элемент И, первый элемент ИЛИ во всех разрядах второй элемент ИЛИ в разрядах с тре тьего по (п-1)-ый, первый, второй элементы НЕ, первый матричный дешиф ратор, первые входы первого, третье го и второго, четвертого элементов каждого разряда, кроме четвертого элемента И второго разряда, соедине ны соответственно с инверсным и пря мым выходами D-триггера своего разряда , вторые входы первого, второго элементов И с третьего по (11-1)-ый разрядов соединены с выходами первы элементов И предыдущих разрядов, второй вход четвертого-элемента И первого разряда соединен с выходом третьего элемента И второго разряда вторые входы третьего, четвертого элементов И со второго по (п-1)-ый 716 разрядов соединены с выходами третьих элементов И последующих разрядов, выход третьего элемента И первого разряда соединен с входом установки в О О-триггера своего разряда, входы установки в О D-триггеров с третьего по (п-1)-ый разрядов соединены с выходами вторых элементов ИЛИ, первые входы которых соединены с выходами первых элементов И, входная шина соединена с тактовыми входами О-триггеров всех, кроме первого, разрядов, отличающийс я тем, что, с целью увеличения информационной емкости и повышения надежности, введены в первый разряд три элемента И, во второй и с чет- вертого по (п-1)-ый разряды шесть элементов И, в третий и последний разряд четыре элемента И, второй элемент ИЛИ в разряды первый, второй и п-ый элемент ИЛИ-НЕ в каждый, кроме третьего, разряд, дополнительный элемент ИЛИ, второй матричный дешифратор, первый и второй матричные дешифраторы содержат по (п-1)-ой строке по п-2, п-3, , п-5,...,3, 2, 2 элементов И в строках и по (п-2) столбца по 2, 3 , , п-2, п-1 элементов И в столбцах, строки первая, вторая,..., (п-2)-ая первого и второго матричных дешифраторов соединены соответственно с выходами вторых и шестых элементов И со второго по (п-1)-ый разрядов, (п-1)-е строки соединены с выходом первого и пятого элементов И (п-1)-го разряда, столбцы первый, второй,.,., (п-2)-ой первого и второго матричных дешифраторов соединены соответственно с выходами восьмых и четвертых элементов И с третьего по гт-ый раздов, причем в каждом матричном дешифраторе первый столбец соединен с элементами И первой и третьей строк, столбцы со второго по (п-з)-ий сое-, динены с входами элементов И предыдущих, своей и следующей через одну строк, (п-2)ой столбец соединен с элементами И всех строк, прямые выходы 0-триггеров со второго по (п-1)-ый разрядов и инверсный выход D-триггера п-го разряда соединены с О-входами D-триггеров последующих и первого разрядов, D-вход D-триггеров второго разряда через первый элемент ИЛИ соединен с выходами первого и второго элементов И первого разряда,, первые входы шестого, восьмого и пятого, седьмого элементов И каждого разряда, кроме восьмого эле мента И второго разряда, соединены соответственно с инверсным и прямым выходами О-триггера, первые входы четвертого и восьмого элементов И второго разряда соединены соответст венно с выхддами пятого и первого элементов И своего разряда, второй вход первого элемента И первого раз ряда через первый элемент ИЛИ п-го -разряда соединен с выходами восьмог элемента И второго разряда и послед них элементов И с первого по предпо ледний столбцов первого матричного дешифратора, второй вход второго эл мента И первого разряда через элемент ИЛИ-НЕ -второго разряда соедине с выходами четвертого элемента И вт рого разряда и последних элементов с первого по предпоследний столбец оторого матричного дешифратора, вто рые входы первого, второго элементо И второго разряда соединены с инвер ным выходом D-триггера первого разряда, вторые входы пятого и третьег седьмого элементов И первого и п-го разрядов соединены через первый эле мент НЕ с шиной установки, вторые входы четвертого и восьмого элементов И п-го разряда соединены соотве ственно с прямым и инверсным выхода ми D-триггера первого разряда, вторые входы третьего и седьмого элементов И первого разряда через элемент ИЛИ-НЕ соединены с шиной установки и выходом второго элемента ИЛИ первого разряда, вторые входы четвертого и восьмого элементов И первого разряда соединены соответственно с выходами третьего и седьмого элементов И второго разряда, вторые входы пятых, шестых и седьмых, восьмых элементов И со второго по (п-1)-ый разрядов соединены соответственно с выходами пятых элементов И предыдущих и седьмых элементов И последующих разрядов, первые входы девятого и десятого элементов И второго разряда соединены соответственно с выходами пятого и первого элементов И, вторые входы соединены соответственно с выходом элемента ИЛИ-НЕ и через второй элемент НЕ с выходом первого элемента ИЛИ п-го разряда, первые входы девятого и десятого элементов И с четвертого по п-го разряд соединены соответственно с выходами седьмого и третьего элементов И, вторые входы - через элемент ИЛИ-НЕ с выходами первых элементов И третьей, четвертой,..., (п-1)-ой „строк первого и второго матричных дешифраторов, тактовый вход D-триггера первого разряда соединен с входной шиной через дополнительный элемент И, второй вход которого через второй элемент ИЛИ первого разряда соединен с последними элементами И последних столбцов первого и второго матричных дешифраторов, второй вход второго элемента ИЛИ каждого, кроме первого, разряда и третий вход каждого, кроме первого и третьего, разряда соединены с шиной установки и выходом десятого элемента И, третий вход второго элемента ИЛИ третьего разряда соединен с выходом восьмого элемента И, четвертый вход второго элемента ИЛИ разрядов с четвертого по (п-1)-ый соединен с выходом восьмого элемента И, вход установки в 1 D-триггера первого разряда через первый элемент ИЛИ соединен с шиной установки и выходом седьмого элемента И, входы установки в D-триггеров второго и п-го разрядов соединены с выходами девятых элементов И, вход установки в 1 D-триггера с третьего по (п-1)-ый разрядов соединен через первый элемент ИЛИ с выходами четвертого, пятого и, кроме третьего разряда, девятого элементов И, входы дополнительного элемента ИЛИ соединены с выходом четвертого элемента И первого разряда и шиной установки. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР по заявке If 283 13/18-21, кл. И 03 Н 23/00, 1979. , 2.Авторское свидетельство СССР по заявке Н 3220W7/18-21, кл, Н 03 И 23/00, 18.12.80.

Л