УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ СВЕРТОЧНОГО КОДА Российский патент 1995 года по МПК H03M13/12 

Изобретение относится к системам передачи информации по каналам связи и может быть использовано в устройствах декодирования по алгоритму Витерби.

Известно устройство для декодирования сверточного кода, используемое в устройствах декодирования по алгоритму Витерби. Это устройство состоит из коммутатора, n блоков сложения-сравнения выбора (ССВ), n буферных регистров, блока памяти решений, (n+1) и (n+2) буферных регистров, блока индикации, блока управления и мультиплексора. Выход коммутатора соединен с первыми входами первого (n)-го блоков ССВ (n=2ν где ν длина кодового ограничения сверточного кода), первые выходы которых подключены к входам первого (n)-го буферного регистров в соответствии с решетчатой диаграммой кода, выходы (2₁ 1)-го и (2₁)-го буферных регистров (i=1, n/2) соединены соответственно с вторыми и третьими входами (2₁-1)-го и (2₁)-го блоков ССВ, вторые выходы первого (n)-го блоков ССВ подключены к соответствующим входам блока памяти решений, выходы первого (n)-го буферных регистров подключены к информационным входам мультиплексора, первый информационный и управляющий входы коммутатора являются соответственно информационным входом и входом выбора режима работы устройства, выход блока памяти решений подключен к информационному входу (n+2)-го буферного регистра и является выходом устройства, выходы мультиплексора объединены с соответствующими выходами (n+2)-го буферного регистра и подключены к информационным входам блока индикации, (n+1)-го буферного регистра и двунаправленной шине данных блока управления, первый и второй входы которого являются соответственно входами пуска и управления устройства, выход (n+1)-го буферного регистра соединен с вторым информационным входом коммутатора, адресные выходы блока управления подключены к адресным входам мультиплексора, первый, второй, третий, четвертый управляющие выходы блока управления соединены с управляющими входами соответственно блока индикации, (n+1)-го буферного регистра, мультиплексора и (n+2)-го буферного регистра [1]
Принцип работы основного устройства для декодирования сверточного кода заключается в том, что в устройстве производится поиск неисправности путем автоматического тестирования и локализации неисправностей его основных узлов. Тестирование устройства для декодирования сверточного кода осуществляется по программе, хранящейся в микро-ЭВМ.

Однако основное устройство не позволяет судить о качестве канала связи.

Целью изобретения является расширение функциональных возможностей устройства для декодирования сверточного кода за счет обеспечения контроля качества канала связи в рабочих режимах устройства.

Это достигается тем, что в известное устройство для декодирования сверточного кода введены блок сравнения, два счетчика, третий дешифратор, триггер, буферный элемент, дополнительный (n+3) буферный регистр, причем выходы первого (n)-го буферных регистров соединены с первыми входами блока сравнения, на вторые входы которого поступает пороговый сигнал, на счетный вход первого счетчика поступают сигналы тактовой частоты, выходы первого счетчика соединены со входом третьего дешифратора, первый выход которого соединен с R-входами первого и второго счетчиков, выход блока сравнения соединен со счетным входом второго счетчика, выходы которого соединены с информационными входами (n+3) буферного регистра, второй выход третьего дешифратора соединен с S-входом триггера и первым входом управления (n + 3) буферного регистра, второй вход управления соединен с пятым выходом блока управления и управляющим входом буферного элемента, выходы (n+3) буферного регистра подключены к двунаправленной шине данных блока управления, R-вход триггера соединен с шестым выходом блока управления, выход триггера соединен с информационным входом буферного элемента, выход которого соединен с двунаправленной шиной данных блока управления.

На фиг.1 изображена блок-схема устройства; на фиг.2 функциональная схема блока сложения сравнения выбора ССВ; на фиг.3 функциональная схема блока памяти решений; на фиг.4 блок-схема программы работы устройства при диагностике канала связи; на фиг. 5 блок-схема программы работы устройства в режиме тестирования.

Устройство для декодирования сверточного кода (фиг.1) состоит из коммутатора 1, n блоков ССВ 2₁-2_n, буферных регистров 3₁-3_n, блок 4 памяти решений, буферных регистров 5, 6, блока индикации 7, блока управления 8, мультиплексора 9, блока сравнения 10, счетчика 11, дешифратора 12, счетчика 13, триггера 14, буферного регистра 15, буферного элемента 16. Выход коммутатора 1 соединен с первыми входами блоков 2₁-2_n ССВ, первые выходы которых подключены к входам буферных регистров 3₁-3_n в соответствии с решетчатой диаграммой кода, выходы буферных регистров 3_2i-1 и 3_2i (i 1, n/2) cоединены соответственно с вторыми и третьими входами блоков 2_2i-1 и 2_2i ССВ, вторые выходы блоков 2₁-2_n ССВ подключены соответственно к входам блока 4 памяти решений. Выходы буферных регистров 3₁-3_n соединены соответственно с информационными входами мультиплексора 9. Первый информационный вход и управляющий вход коммутатора 1 являются соответственно информационным входом и входом выбора режима работы устройства, выход блока 4 памяти решений подключен к информационному входу буферного регистра 6 и является выходом устройства, выходы мультиплексора 9 объединены с соответствующими выходами буферного регистра 6 и подключены к информационным входам блока индикации 7, буферного регистра 5 и двунаправленной шине данных блока управления 8. Первый, второй входы блока управления 8 являются соответственно входами пуска и управления устройства, выход буферного регистра 5 соединен с вторым информационным входом коммутатора 1, адресные выходы блока управления 8 подключены к адресным входам мультиплексора 9, первый, второй, третий, четвертый управляющие выходы блока управления 8 соединены с управляющими входами блока индикации 7, буферного регистра 5, мультиплексора 9, буферного регистра 6 соответственно, выходы буферных регистров 3₁-3_n соединены с первыми входами блока сравнения 10, на вторые входы которого поступает пороговый сигнал, на счетный вход счетчика 11 поступают сигналы тактовой частоты, выходы счетчика 11 соединены со входами дешифратора 12, первый выход которого соединен с R-входами счетчиков 11 и 13, выход блока сравнения 10 соединен со счетным входом счетчика 13, выходы которого соединены с информационными входами буферного регистра 15, второй выход дешифратора 12 соединен с S-входом триггера 14 и первым входом управления буферного регистра 15, второй вход управления которого соединен с пятым выходом блока управления 8 и управляющим входом буферного элемента 16, выходы буферного регистра 15 подключены к двунаправленной шине данных блока управления 8, R-вход триггера 14 соединен с шестым выходом блока управления 8, выход триггера 14 соединен с информационным входом буферного элемента 16, выход которого соединен с двунаправленной шиной данных блока управления 8.

Блок управления 8 (фиг.1) состоит из дешифраторов 17, 18, элемента памяти 19, формирователя управляющих сигналов 20. Вход пуска формирователя управляющих сигналов 20 является первым входом блока управления 8, информационные выводы формирователя управляющих сигналов 20 соединены с двунаправленной шиной данных блока. Вход элемента памяти 19 является вторым входом блока управления 8, выход элемента памяти 19 соединен с одним из разрядов двунаправленной шины данных. Адресные выходы формирователя управляющих сигналов 20 соединены с входами дешифpаторов 17, 18 и являются адресными выходами блока, первый и второй выходы дешифратора 17 являются одноименными управляющими выходами блока управления 8. Первый, второй, третий, четвертый выходы дешифратора 18 являются соответственно третьим, четвертым, пятым и шестым управляющими выходами блока управления 8, пятый выход дешифратора 18 соединен с управляющим входом элемента памяти 19. В качестве формирователя управляющих сигналов может быть использована микро-ЭВМ на основе любого микропроцессорного комплекта, кроме центрального процессора она должна содержать память программ и память данных.

Блок 2 ССВ (фиг. 2) состоит из элемента сравнения 21, коммутатора 22, сумматоров 23, 24. Первые входы сумматоров 23, 24 объединены и являются первым входом блока 2 ССВ, вторые входы сумматоров 23, 24 являются соответственно вторым и третьим входами блока 2 ССВ, выходы сумматоров 23 и 24 подключены к входам элемента сравнения 21 и информационным входам коммутатора 22, выход которого является первым выходом блока 2 ССВ, выход элемента сравнения 21 соединен с управляющим входом коммутатора 22 и является вторым выходом блока 2 ССВ.

Работа блока 2 ССВ заключается в следующем.

Блок 2 ССВ на каждом такте вырабатывает и подает на свой первый выход новое значение метрики состояния для соответствующего узла решетчатой диаграммы, а также вырабатывает информацию о принятой кодовой последовательности, подаваемую на свой второй выход в соответствии с алгоритмом Витерби. Для вычисления нового значения метрики состояния на выходе коммутатора 22, т. е. на первом выходе блока 2 ССВ, используются старые значения метрик состояний для двух узлов решетчатой диаграммы, поступающие с второго и третьего входов блока 2 ССВ на вторые входы сумматоров 23, 24, на первые входы которых на данном такте поступают значения метрик ветвей с первого входа блока 2 ССВ. На выход коммутатора 22 проходит минимальное из значений метрик на выходах сумматоров 23, 24 управление коммутатором 22 осуществляется сигналом результата сравнения с выхода элемента сравнения 21. Сигнал результата сравнения метрик состояний с выхода элемента сравнения 21 соответствует информации о принятом коде и поступает на второй выход блока 2 ССВ.

Блок 4 памяти решений (фиг.3) состоит из n триггеров 25₁ 25_n, n элементов И 26₁-26_n, n элементов ЗАПРЕТ 27₁-27_n, n элементов ИЛИ 28₁-28_n, элемента ИЛИ 29, n регистров 30₁-30_n. Входы регистров 30₁-30_n являются входами блока, выход каждого регистра подключен к первому входу одноименного элемента И 26₁-26_n и запрещающему входу одноименного элемента ЗАПРЕТ 27₁-27_n, выход каждого триггера 25₁-25_n подключен к второму входу одноименного элемента И26₁-26_n и разрешающему входу одноименного элемента ЗАПРЕТ 27₁-27_n, выходы всех элементов И 26₁-26_n и ЗАПРЕТ 27₁-27_n соединены с входами элементов ИЛИ 27₁-28_n в соответствии с решетчатой диаграммой кода, выходы элементов ИЛИ 28₁-28_n cоединены с входами одноименных триггеров 25₁-25_n, выходы элементов ИЛИ 28_2i (i=1, n/2) соединены также с входами элемента ИЛИ 29, выход которого является выходом блока.

Работа блока 4 памяти решений заключается в следующем.

Сигналы, соответствующие информации о принятом коде для каждого узла решетчатой диаграммы и поступающие на входы регистров сдвига 30₁-30_n сначала записываются в них путем одновременного сдвига вправо (см. фиг.3), а затем считываются путем одновременного сдвига влево. Этим реализуется операция обратного прослеживания, широко применяемая в блоках памяти декодеров по алгоритму Витерби. Для ее выполнения один из триггеров 25₁-25_n, соответствующий узлу с минимальной метрикой устанавливается в состояние "1". (Схема, осуществляющая предварительную установку триггеров 25₁-25_n, на фиг.3 не показана). На каждом такте считывания информации из регистров 30₁-30_n изменяется состояние триггеров 25₁-25_n, при этом устанавливается "1" в одном из триггеров 25₁-25_n, который соответствует узлу, находящемуся на истинном пути прохождения процесса по решетчатой диаграмме кода. Установка соответствующего триггера 25₁-25_n производится сигналом "1" с выхода соответствующего элемента ИЛИ 28₁-28_n. Этот сигнал "1" в зависимости от информации с регистров 30₁-30_n поступает с выхода какого-либо элемента И 26₁-26_n или с выхода какого-либо элемента ЗАПРЕТ 27₁-27_n, на вторые входы которых подается разрешающий потенциал с триггера 25₁-25_n, установленного в "1" в предыдущем такте. Одновременно в каждом такте происходит выдача информации через элемент ИЛИ 29 на выход блока 4 памяти решений. Единичная информация поступает с выходов элементов ИЛИ 28_2i (i=1, n/2), соединенных с входами элемента ИЛИ 29. При наличии в данном такте сигнала "1" на выходе какого-либо из элементов ИЛИ 28_2i-1, не соединенных с входами элемента ИЛИ 29 на выходе блока 4 памяти решений имеется нулевая информация.

Устройство для декодирования сверточного кода работает следующим образом.

Существует два режима работы устройства: рабочий и тестирования.

В рабочем режиме (см. фиг.1) сигналы метрик ветвей поступают с информационного входа устройства через коммутатор 1, управляемый входным сигналом режима работы, на первые входы блоков 2₁-2_n ССВ. Блоки 2₁-2_n ССВ осуществляют вычисление новых метрик состояний и информационных последовательностей для каждого узла решетчатой диаграммы. Буферные регистры 3₁-3_n хранят метрики состояний каждого узла. В блоке 4 памяти решений происходит хранение информационных последовательностей для каждого узла, выделение и выдача на выход устройства декодированной информационной последовательности.

В рабочем режиме одновременно с работой устройства осуществляется контроль качества канала связи.

Контроль осуществляется по программе, приведенной на фиг.4. Начало выполнения программы контроля происходит при поступлении на первый вход блока управления 8 сигнала пуска, вызывающего обращение формирователя управляющих сигналов 20 к началу программы контроля.

Первой операцией (блок а на фиг.4) является сброс счетчиков 11, 13, триггера 14 и программного счетчика цикла.

На первые входы блока сравнения 10 поступают сигналы метрик состояний, хранимых в буферных регистрах 3₁-3_n, на вторые входы блока сравнения 10 поступает пороговый сигнал. Если любая из метрик состояний больше, чем пороговый сигнал, что является элементарной оценкой ухудшения качества канала связи, то на выходе блока сравнения 10 появляется сигнал оценки качества канала связи. Счетчик 13 подсчитывает количество сигналов оценки качества канала связи за определенное число тактов работы устройства для декодирования сверточного кода. Число тактов определяет счетчик 11.

При заполнении счетчика 11 на втором выходе дешифратора 12 появляется сигнал, который устанавливает триггер 14 в соответствие "1" и записывает информацию счетчика 13 в буферный регистр 15. Затем сигнал с первого выхода дешифратора 12 обнуляет счетчики 11 и 13. Установка триггера 14 в состояние "1" свидетельствует о накоплении информации в буферном регистре 15. Сигналы с выхода триггера 14 поступают на информационный вход буферного элемента 16. Сигналы с пятого выхода блока управления 8 постоянно опрашивают состояние буферного элемента 16. При обнаружении кода "1" на выходе буферного элемента 16 информация с выхода буферного регистра 15 вводится по двунаправленной шине данных в формирователь управляющих сигналов 20. Накопление суммы оценок качества канала связи производится циклически. Количество повторений определяется программным счетчиком цикла.

В формирователе управляющих сигналов 20 происходит сложение принятой с буферного регистра 15 информации с информацией, накопленной за предыдущие циклы, и приращение программного счетчика цикла. Сигнал с выхода VI блока управления 8 обнуляет триггер 14. Затем производится проверка окончания цикла анализом программного счетчика цикла. Если цикл не окончен, то производится повторение блоков б, в, г, д фиг.4.

Количество повторений в цикле выбирается достаточным для усреднения результатов. Полученная сумма сравнивается с некоторым порогом. Величина порога выбирается из допустимого качества канала связи для работы устройства для декодирования сверточного кода. Если значение полученной суммы превышает значение порога, то блоком индикации 7 высвечивается сообщение о неудовлетворительном качестве канала связи (блоки ж, з, фиг.4).

Сообщение о неудовлетворительном качестве канала связи преобразуется в код, необходимый для блока индикации 7 соответствующей подпрограммой (блок И, фиг.4). Полученный код выводится на шину данных блока управления 8 и записывается в блок индикации 7 сигналом с первого управляющего выхода блока управления 8 (блок 3, фиг.4).

Работа устройства в режиме тестирования происходит по программе (см. фиг.5). Тестирование начинается при поступлении на первый вход блока управления 8 сигнала пуска, вызывающего обращение формирователя управляющих сигналов 20 к началу программы тестирования.

Первой операцией является формирование тестового массива метрик ветвей (блок а на фиг. 5), который образуется путем кодирования и последующего преобразования информационных символов соответствующей псевдослучайной последовательности. Длина псевдослучайной последовательности должна быть равна количеству ребер решетчатой диаграммы минус единица. Такая тестовая последовательность метрик ветвей обеспечивает полную проверку устройства для декодирования сверточного кода.

Тестирование устройства производится в два этапа:
1. Тестирование блока 2₁-2_n ССВ;
2. Тестирование блока 4 памяти решений.

Тестирование блоков 2₁-2_n ССВ производится в цикле, количество тактов которого равно длине тестового массива метрик ветвей, и состоящем из блоков а-д (см. фиг.5).

На каждом такте цикла производятся следующие операции:
метрика ветви, выводимая на шину данных блока управления 8, записывается в буферный регистр 5 импульсом с второго управляющего выхода блока управления 8. С выхода буферного регистра 5 метрика ветви поступает через коммутатор 1 на первые входы блоков 2₁-2_n ССВ, которые осуществляют вычисление нового набора метрик состояний, записываемого в буферном регистре 3₁-3_n (блок б, фиг.5);
все метрики состояний через мультиплексор 9, управляемый сигналами на адресных выходах блока управления 8 и подключаемый к его шине данных сигналом с третьего управляющего выхода блока управления 8, вводятся в блок управления 8, формирователь управляющих сигналов 20 вычисляет контрольную сумму метрик состояний (блок в, фиг.5);
вычисленная контрольная сумма сравнивается с эталоном (блок г, фиг.5), хранимым в постоянной памяти формирователя управляющих сигналов 20. В случае равенства производится проверка конца цикла и переход либо в начало цикла, либо к следующему этапу тестированию блока 4 памяти решений.

В случае несравнения происходит переход к операциям обработки ошибок (блоки е, ж, з, фиг.5), где вначале происходит вывод на индикацию номера такта, на котором зафиксирована неисправность. При этом состояние программного счетчика тактов преобразуется в код, необходимый для блока индикации 7 соответствующей подпрограммой (блок т, фиг.5). Полученный код выводится на шину данных блока управления 8 и записывается в блок индикации 7 импульсом с первого (1) управляющего выхода блока управления 8 (блок е, фиг. 5). Затем вводится операция ожидания поступления сигнала на вход управления устройством, формируемого оператором по окончании визуального наблюдения индикации (блок ж, фиг.5). Для этого по программе осуществляется проверка наличия сигнала управления на входе элемента памяти 19, подключаемого к шине данных блока управления 8 импульсом с третьего выхода дешифратора 18. Этот процесс повторяется до момента подачи сигнала управления на вход элемента памяти 19, после чего происходит переход к следующей операции (блок з, фиг. 5). В данной операции производится последовательная индикация всех метрик состояний на данном такте, при этом состояние каждого буферного регистра 3₁-3_n через мультиплексор 9, управляемый сигналами адресных выходов блока управления 8 и подключаемый к шине данных сигналом с третьего (III) управляющего выхода блока управления 8, подается на шину данных блока управления 8, затем преобразуется в код индикации подпрограммой индикации (блок т, фиг. 5) и выводится в блок индикации 7. Индицируемые метрики состояний анализируются путем визуального сравнения с известными значениями метрик состояний. Несовпадение указывает на неисправность или проверяемого регистра 3₁-3_n или соответствующего ему блока 2₁-2_n ССВ.

Этап тестирования блока 4 памяти решений начинается с операции подачи метрик ветвей из сформированного ранее массива до момента появления информации на выходе блок 4 памяти решений.

Основная часть этапа тестирования блока 4 памяти решений производится в цикле, включающем блоки к, л, м на фиг.5. В каждом такте цикла производятся следующие операции:
подача метрик ветвей до заполнения буферного регистра 6 новой информацией, ввод данного состояния буферного регистра 6 в формирователь управляющих сигналов 20 блока управления 8, осуществляемый подключением данного регистра к шине данных под действием сигнала с четвертого (IV) управляющего выхода блока управления 8 (блок к, фиг.5);
сравнение данной информации с эталонной информацией (блок л, фиг.5). В случае равенства осуществляется переход к следующему такту цикла или выход из цикла при его окончании (блок м, фиг.5). По окончании цикла производится индикация правильного окончания (блок н, фиг.5), при этом в блок индикации выводится из блока управления 8 какое-либо характерное сообщение, код которого хранится в самой программе. При несравнении состояния буферного регистра 6 с эталоном осуществляются операции обработки ошибок (блоки, о, р, с, фиг. 5).

При этом вначале (блок о, фиг.5) индицируется номер такта в цикле тестирования блока 4 памяти решений аналогично описанному выше для этапа тестирования блоков 2₁-2_n ССВ. Затем после операции ожидания подачи сигнала на вход управления устройства (блок р, фиг.5), выполняемой аналогично описанному выше, на индикацию выводится содержимое буферного регистра 6. Для этого выход буферного регистра 6 подключается к шине данных блока управления 8 сигналом с четвертого (IV) выхода блока управления 8, его состояние вводится в формирователь управляющих сигналов 20 блока управления 8, где преобразуется в код, необходимый для блока индикации 7 подпрограммой индикации (блок т, фиг.4), и выводится в блок индикации 7 аналогично описанному ранее. Визуальное сравнение содержимого буферного регистра 6 с известной эталонной информацией позволяет определить место неисправности внутри блока 4 памяти решений.

Использование изобретения позволяет оценить качество канала связи или выявить его неисправность, чтобы затем принять оперативные меры по восстановлению качества канала связи путем проведения настройки приемопередающей или демодулирующей аппаратуры.

Изобретение относится к системам передачи данных по каналам связи и может быть использовано в устройствах декодирования по алгоритму Витерби. Цель изобретения - расширение функциональных возможностей за счет контроля качества канала связи в рабочих режимах устройства. В устройство, содержащее коммутатор, n блоков сложения - сравнения-выбора, (n + 2) буферных регистра, мультиплексор, блок управления, блок индикации и блок памяти решений, введены блок сравнения, два счетчика, дешифратор, триггер, буферный элемент и (n + 3) буферный регистр. 5 ил.

УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ СВЕРТОЧНОГО КОДА, содержащее коммутатор, выход которого соединен с первыми входами с первого по n-й блоков сложения-сравнения-выбора, где n = 2^ν, ν- длина кодового ограничения сверточного кода, первые выходы блоков сложения-сравнения-выборов соединены с входами с первого по n-й буферных регистров в соответствии с диаграммой сверточного кода, выходы буферных регистров (2i 1)-го и 2i-го, где i ∈ [1, n/2] соединены соответственно с вторыми и третьими входами (2i 1)-го и 2i-го блоков сложения-сравнения-выбора и соответствующими информационными входами мультиплексора, выходы которого объединены с соответствующими выходами (n + 1)-го буферного регистра и подключены к соответствующим информационным входам блока индикации, (n + 2)-го буферного регистра и двунаправленной шине данных блока управления, выходы с первого по четвертый которого соединены с управляющими входами соответственно блока индикации, (n + 2)-го буферного регистра, мультиплексора и (n + 1)-го буферного регистра, информационные входы которого являются выходной шиной и соединены с соответствующими выходами блока памяти решений, входы которого соединены с вторыми выходами соответствующих блоков сложения-сравнения-выбора, при этом адресные входы мультиплексора соединены с шиной адреса блока управления, первый и второй входы которого являются соответственно шиной "Пуск" и "Управление", а шиной "Режим работы" и входной шиной являются соответственно управляющий и первые информационные входы коммутатора, вторые информационные входы которого соединены с соответствующими выходами (n + 2)-го буферного регистра, отличающееся тем, что в него введены два счетчика, дешифратор, триггер, буферный элемент, (n + 3)-й буферный регистр и блок сравнения, первые входы которого соединены с выходами с первого по n-й буферных регистров, вторые входы являются шиной порогового напряжения, а выход соединен со счетным входом первого счетчика, вход установки в "0" которого и одноименный вход второго счетчика соединены с первым выходом дешифратора, входы которого соединены с соответствующими выходами второго счетчика, тактовый вход которого является шиной тактовых импульсов, а второй выход дешифратора соединен с S-входом триггера и первым входом управления (n + 3)-го буферного регистра, информационные входы которого соединены с соответствующими выходами первого счетчика, второй управляющий вход объединен с управляющим входом буферного элемента и соединен с пятым выходом блока управления, выходы (n + 3)-го буферного регистра и выход буферного элемента подключены к двунаправленной шине данных блока управления, при этом вход буферного элемента соединен с выходом триггера, R-вход которого соединен с шестым выходом блока управления.