СЧЕТНЫЙ ТРИГГЕР Российский патент 1995 года по МПК H03K3/37 

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и системах управления.

Известен счетный триггер, содержащий два элемента И, два элемента ИЛИ-НЕ, два резистора, конденсатор и входную шину. Входная шина соединена с первыми входами первого и второго элементов И. Выходы первого и второго элементов И подключены к первым входам первого и второго элементов ИЛИ-НЕ соответственно. Второй вход второго элемента ИЛИ-НЕ соединен с выходом первого элемента ИЛИ-НЕ и через первый резистор с вторым входом первого элемента И. Второй вход первого элемента ИЛИ-НЕ соединен с выходом второго элемента ИЛИ-НЕ и через второй резистор со вторым входом второго элемента И. Второй вход первого элемента И соединен через конденсатор с вторым входом второго элемента И [1]
Недостатком данного счетного триггера является возникновение паразитной генерации при большой длительности счетного импульса вследствие наличия замыкаемых цепей отрицательной обратной связи.

Известен счетный триггер, содержащий входную шину, подключенную к первым входам первого и второго элементов И-НЕ, выходы которых соединены с первыми входами третьего и четвертого элементов И-НЕ соответственно, вторые входы с выходами первой и второй интегрирующих RC-цепей соответственно, входы которых соединены с выходами четвертого и третьего элементов И-НЕ соответственно и через третью и четвертую интегрирующие RC-цепи соответственно с вторыми входами третьего и четвертого элементов И-НЕ. При этом первый и второй элементы И-НЕ с первой и второй интегрирующими RC-цепями образуют схему управления, третий и четвертый элементы И-НЕ с включением в цепи перекрестной обратной связи третьей и четвертой RC-цепей образуют RS-триггер. Причем постоянная времени интегрирующих RC-цепей схемы управления больше постоянной времени интегрирующих RC-цепей RS-триггера [2]
Недостатком данного счетного триггера является возникновение паразитной генерации при большой длительности счетного импульса вследствие наличия замыкаемых цепей отрицательной обратной связи. Техническим результатом изобретения является исключение паразитной генерации путем блокировки цепей отрицательной обратной связи во время действия счетного импульса.

Технический результат достигается тем, что в счетный триггер, содержащий входную шину, соединенную с первыми входами первого и второго логических элементов, вторые входы которых подключены к выходам первой и второй интегрирующих RC-цепей соответственно, выходы к первым входам третьего и четвертого логических элементов соответственно, введены первый и второй элементы И-НЕ, первые входы которых соединены со входной шиной, вторые входы с выходами третьего и четвертого логических элементов соответственно и со вторыми входами четвертого и третьего логических элементов соответственно, выходы со входами первой и второй интегрирующих RC-цепей соответственно, при этом первый, второй, третий и четвертый логические элементы выполнены в виде элементов ИЛИ-НЕ.

Указанная совокупность признаков позволяет исключить паразитную генерацию за счет блокировки цепей отрицательной обратной связи счетным импульсом с помощью элементов И-НЕ.

На чертеже приведена схема счетного триггера.

Счетный триггер содержит первый 1 и второй 2 элементы И-НЕ, первую 3 и вторую 4 интегрирующие RC-цепи, первый 5, второй 6, третий 7 и четвертый 8 элементы ИЛИ-НЕ, входную шину 9.

Первые входы первого 1 и второго 2 элементов И-НЕ подключены ко входной шине 9 и первым выходам первого 5 и второго 6 элементов ИЛИ-НЕ, выходы к входам соответственно первой 3 и второй 4 интегрирующих RC-цепей, выходы которых соединены со вторыми входами соответственно первого 5 и второго 6 элементов ИЛИ-НЕ, выходы которых подключены соответственно к первым входам третьего 7 и четвертого 8 элементов ИЛИ-НЕ. Выход элемента 7 ИЛИ-НЕ соединен с вторыми входами элемента 8 ИЛИ-НЕ и элемента 1 И-НЕ, выход элемента 8 ИЛИ-НЕ с вторыми входами элемента 7 ИЛИ-НЕ и элемента 2 И-НЕ.

Счетный триггер работает следующим образом.

В исходном состоянии на входной шине 9 присутствует уровень логической "1". Элементы 5 и 6 ИЛИ-НЕ находятся в состоянии логического "0" и не влияют на состояние бистабильной ячейки на элементах 7 и 8 ИЛИ-НЕ. Допустим, что на выходе элемента 7 ИЛИ-НЕ присутствует уровень логического "0", на выходе элемента 8 ИЛИ-НЕ уровень логической "1". При этом на выходе элемента 1 И-НЕ присутствует уровень логической "1", на выходе элемента 2 И-НЕ уровень логического "0". Конденсатор интегрирующей RC-цепи 3 заряжен до уровня логической "1", равного напряжению питания, а конденсатор интегрирующей RC-цепи 4 разряжен.

При поступлении на входную шину 9 счетного импульса в виде уровня логического "0" происходит переключение элемента 6 ИЛИ-НЕ в состояние логический "1", в результате чего элемент 8 ИЛИ-НЕ переключается в состояние логического "0" и затем на выходе элемента 7 ИЛИ-НЕ устанавливается уровень логической "1". Одновременно происходит переключение элемента 2 ИЛИ-НЕ в состояние логической "1", начинается процесс заряда конденсатора интегрирующей RC-цепи 4. При этом элемент 1 И-НЕ сохраняет состояние логической "1". Элементы 1и 2 И-НЕ сохраняют состояние логической "1" в течение времени действия счетного импульса независимо от его длительности, осуществляя блокировку цепей отрицательной обратной связи. Если длительность счетного импульса больше или равна времени заряда конденсатора интегрирующей RC-цепи 4 до уровня срабатывания логических элементов, то произойдет переключение элемента 6 ИЛИ-НЕ в состояние логического "0". Элемент 5 ИЛИ-НЕ будет по-прежнему сохранять состояние логического "0" под действием высокого уровня напряжения на выходе интегрирующей RC-цепи 3. При этом бистабильная ячейка на элементах 7 и 8 ИЛИ-НЕ будет находиться в режиме хранения информации.

После снятия счетного импульса элемент 1 И-НЕ переключится в состояние логического "0", начинается разряд конденсатора интегрирующей RC-цепи 3. Элемент 5 ИЛИ-НЕ сохраняет состояние логического "0" под действием логической "1" на входной шине 9, на элемент 6 ИЛИ-НЕ переключается под действием этого сигнала в состояние логического "0", если он не успел переключиться при заряде конденсатора интегрирующей EC-цепи 4 раньше. В отсутствии счетного импульса элементы 5 и 6 ИЛИ-НЕ блокируют цепи отрицательной обратной связи, а элементы 7 и 8 ИЛИ-НЕ не изменяют своих состояний до прихода следующего счетного импульса.

Таким образом, при большой длительности счетного импульса однократность переключения элементов 7 и 8 ИЛИ-НЕ обеспечивается тем, что элементы 1 и 2 И-НЕ обеспечивают разрыв цепей отрицательной обратной связи на время действия счетного импульса.

Переключение счетного триггера в исходное состояние происходит аналогичным образом. Информация о состоянии триггера может сниматься с выходов элементов 7 и 8.

Описание работы счетного триггера подтверждает его работоспособность в режиме счета входных импульсов. Минимальная длительность счетного импульса ограничивается временем срабатывания элементов ИЛИ-НЕ, ограничение сверху по длительности счетного импульса снято.

С целью подтверждения осуществимости заявляемого объекта и достигнутого технического результата был изготовлен и испытан лабораторный макет.

Макет счетного триггера испытан в диапазоне температур от минус 50 до плюс 60^оС. Проведение испытания показали осуществимость заявляемого устройства и подтвердили его практическую ценность.

Использование: изобретение относится к импульсной технике и позволяет исключить паразитную генерацию при больших дительностях счетного импульса. Сущность изобретения: счетный триггер содержит элементы И НЕ 1 и 2, интегрирующие RC-цепи 3 и 4, элемента ИЛИ НЕ 5 8, входную шину 9. 1 ил.

СЧЕТНЫЙ ТРИГГЕР, содержащий входную шину, соединенную с первыми входами первого и второго логических элементов, вторые входы которых подключены к выходам первой и второй интегрирующих RS-цепей соответственно, выходы к первым входам третьего и четвертого логических элементов соответственно, отличающийся тем, что введены первый и второй элементы И НЕ, первые входы которых соединены с входной шиной, вторые входы с выходами третьего и четвертого логических элементов соответственно и вторыми входами четвертого и третьего логических элементов соответственно, выходы с входами первой и второй интегрирующих RC-цепей соответственно, при этом первый, второй, третий и четвертый логические элементы выполнены в виде элементов ИЛИ НЕ.