СПОСОБ ПРЕОБРАЗОВАНИЯ ПАРАЛЛЕЛЬНОГО КОДА В ПЕРИОДНО-МОДУЛИРОВАННЫЙ СИГНАЛ И УСТРОЙСТВО ДЛЯ ЕГО ОСУЩЕСТВЛЕНИЯ Российский патент 1995 года по МПК H03M5/08 

Изобретение относится к цифровой технике и связи и может быть использовано для преобразования параллельного кода в сигнал, удобный для последовательной передачи по каналам связи без сопровождения его синхросигналом (в асинхронных системах связи).

Известны различные способы и устройства для преобразования параллельного кода в последовательный и передачи его по каналам связи [1] В основе их лежит прием цифровой информации в виде параллельного кода, запоминание его в устройстве хранения (параллельном регистре) и поочередное побитное извлечение информации. В последующем последовательно извлеченную информацию используют для модуляции некоторой поднесущей по амплитуде (АМ), фазе (ФМ) или частоте (ЧМ). Передача информации может сопровождаться синхросигналами (синхронная передача данных) или идти в старт-стопном режиме.

Однако эти способы и устройства при ограниченной полосе частот канала связи, например телефонного, имеют низкую скорость передачи информации.

Известны способы и устройства, обеспечивающие передачу двух и более бит информации одновременно, например способ последовательной передачи информации с использованием многочастотного комбинированного кодирования [2]
Наиболее близкими к предлагаемым являются способ и устройство, используемое в различных контроллерах передачи данных и обеспечивающее достаточно высокую скорость передачи информации [3]
Однако эти способ и устройство также имеют малую скорость передачи информации.

Техническим результатом изобретения является увеличение пропускной способности при одновременном упрощении технической реализации.

Этот результат достигается тем, что в способе преобразования параллельного кода в периодно-модулированный сигнал, включающем формирование и передачу старт-стопных сигналов в виде периода переменного напряжения одной длительности и последовательную передачу кодовых комбинаций информационного массива в виде периодов переменного напряжения, каждый из которых линейно зависит от n разрядов передаваемого кода, информационный массив, подлежащий передаче, разделяют на информационные блоки по N m ˙ n бит, из каждого информационного блока выделяют m информационных посылок по n разрядов (бит) каждая, преобразуют их в m периодов переменного напряжения, длительность T_i каждого из которых формируют по закону:
T_i (K ˙ 2ⁿ + l_i) ˙ T_о, (1) где K целое число, выбираемое из начала натурального ряда;
l_i кодовое значение передаваемого n-разрядного двоичного кода, 0 ≅ l_i ≅ 2ⁿ 1;
T_о эталонное значение времени, соответствующее кодовому значению l_i 1;
n разрядность передаваемого кода.

Для достижения указанного результата в устройство, содержащее блок хранения и выдачи информации на N n ˙ m бит, управляемый по коэффициенту пересчета делитель частоты с n управляющими входами, n управляющих входов которого связаны с n выходами блока хранения и выдачи информации, синхрогенератор, выход которого связан со счетным входом управляемого делителя частоты, выход управляемого делителя частоты связан с выходом устройства и с первым управляющим входом блока хранения и выдачи информации, дополнительно введен счетчик емкостью m + 1, счетный вход которого связан с выходом управляемого делителя частоты, выход счетчика емкостью m + 1 связан с вторым управляющим входом блока хранения и выдачи информации, управляемый делитель частоты снабжен n + 1 управляющим входом, который связан с выходом счетчика емкостью m + 1.

На фиг. 1 приведена схема устройства, реализующего предлагаемый способ; на фиг. 2 осциллограммы сигналов в различных точках схемы (номера (позиции) осциллограмм на фиг. 2 совпадают с номерами цепей, указанными на фиг. 1; на фиг. 3 и 4 усовершенствованные схемы устройства.

На фиг. 1 показаны блок 1 хранения и выдачи информации, имеющий информационную шину D_i, n-разрядную выходную шину D_o, первый управляющий вход С, обеспечивающий последовательную выдачу информации, второй управляющий вход W, разрешающий (обеспечивающий) параллельную запись информации, управляемый делитель 2 частоты, имеющий n + 1 управляющий вход, счетный вход С и выход Q, счетчик 3 импульсов емкостью m + 1, имеющий счетный вход С и выход Q, генератор 4 импульсов эталонной частоты (периода T_o), выход 5 устройства (фиг. 1) и выходной сигнал (фиг. 2) управляемого делителя 2 частоты, n-разрядная выходная шина 6 D_oблока хранения и выдачи информации l и условный "вес" l_i передаваемого n-разрядного слова (фиг. 2), информационный вход 7 устройства и блока 1 хранения и выдачи информации (фиг. 1) и изменение этой информации на входе устройства (фиг. 2), выход 8 Q счетчика 3 (фиг. 1) и осциллограмма напряжения на его выходе (фиг. 2).

Устройство работает следующим образом.

При наличии разрешающего сигнала на входе W блока 1 (с выхода счетчика 3) происходит запись информации с входа D_i в блок 1. Началом этого же импульса управляемый делитель частоты по входу n + 1 переводится в режим с фиксированным и максимальным коэффициентом деления, не зависящим от информации на остальных управляющих входах (такой режим существует в промышленных счетчиках, например в микросхеме 564ИЕ15). Такой же режим при реализации его в микропроцессорной системе может быть запрограммирован в микропроцессорных схемах, например в микросхеме 580ИВ53). С этого момента начинает формироваться период старт-стопного сигнала.

По окончании формирования этого периода единица с n + 1-го управляющего входа управляемого делителя 2 частоты снимается и его коэффициент деления становится зависимым от информации на его управляющих входах.

Выставленные блоком 1 первые n бит переводят управляемый делитель 2 частоты в режим с коэффициентом деления в соответствии с [1] При этом каждый период следования сигналов на выходе 5 устройства будет пропорционален "весу" информации в n-разрядном числе, передаваемом в данный отрезок времени.

После формирования m периодов выходного сигнала, т.е. после извлечения всех N бит из блока хранения и выдачи информации 1, на вход счетчика 3 поступает m + 1-й импульс, а с выхода счетчика 3 импульсов на n + 1-й управляющий вход управляемого делителя 2 частоты и на вход W блока 1 поступает сигнал, переводящий управляемый делитель 2 частоты в режим формирования старт-стопного сигнала и разрешающий запись новой информации в блок 1. С этого момента начинается новый цикл формирования серии периодов выходного сигнала.

Следует заметить, что запись информации в блок 1 может осуществляться в течение всего времени формирования старт-стопного сигнала. Все будет зависеть от конкретного исполнения блока хранения и выдачи информации и системы, в которой устройство используется. В остальном работа устройства не изменится.

Изобретение относится к цифровой технике и связи и может быть использовано для преобразования параллельного кода в сигнал, удобный для последовательной передачи по каналам связи без сопровождения его синхросигналом (в асинхронных системах связи). Способ преобразования параллельного кода в периодно-модулированный сигнал представляет собой совокупность формирования и передачи старт-стопных сигналов в виде периода переменного напряжения одной длительности с последовательной передачей кодовых комбинаций информационного массива в виде периодов переменного напряжения, каждый из которых линейно зависит от соответствующего значения n-разрядного передаваемого кода, при том, что информационный массив, подлежащий передаче, разделяют на информационные блоки N m · n бит, из каждого блока выделяют m информационных посылок по n разрядов каждая и преобразуют их в m периодов переменного напряжения. Устройство, реализующее указанный способ, содержит блок 1 хранения и выдачи информации, управляемый делитель 2 частоты, счетчик 3 импульсов, генератор 4 импульсов эталонной частоты и выход 5 устройства, соединенные между собой функционально. 2 с. п. ф-лы. 2 ил.

1. Способ преобразования параллельного кода в периодно-модулированный сигнал, включающий формирование и передачу старт-стопных сигналов в виде периода переменного напряжения одной длительности и последовательную передачу кодовых комбинаций информационного массива в виде периодов переменного напряжения, каждый из которых линейно зависит от соответствующего значения n-разрядного передаваемого кода, отличающийся тем, что информационный массив, подлежащий передаче, разделяют на информационные блоки по N m · n бит, из каждого информационного блока выделяют m информационных посылок по n разрядов (бит) каждая, преобразуют их в m периодов переменного напряжения, длительность T_i каждого из которых формируют по закону
T_i (k · 2ⁿ + l_i) · T_o,
где k целое число, выбираемое из начала натурального ряда;
l_i кодовое значение передаваемого n-разрядного двоичного кода;
о ≅ l_i ≅ 2ⁿ 1;
T_o эталонное значение времени, соответствующее кодовому значению l_i 1;
n разрядность передаваемого кода. 2. Устройство для преобразования параллельного кода в периодно-модулированный сигнал, содержащее блок хранения и выдачи информации на N n · m бит, управляемый по коэффициенту пересчета делитель частоты с n управляющими входами, n управляющих входов которого связаны с n выходами блока хранения и выдачи информации, синхрогенератор, выход которого связан со счетным входом управляемого делителя частоты, выход управляемого делителя частоты связан с выходом устройства и первым управляющим входом блока хранения и выдачи информации, отличающееся тем, что в него дополнительно введен счетчик емкостью m + 1, счетный вход которого связан с выходом управляемого делителя частоты, выход счетчика емкостью m + 1 связан с вторым управляющим входом блока хранения и выдачи информации, управляемый делитель частоты снабжен (n + 1)-м управляющим входом, который связан с выходом счетчика емкостью m + 1.