УСТРОЙСТВО ДЛЯ РАСПОЗНАВАНИЯ ИЗОБРАЖЕНИЯ ОБЪЕКТА Российский патент 1996 года по МПК G06K9/00 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для распознавания объекта и определения его угловой ориентации и координат.

Известны устройства, осуществляющие автоматическое распознавание объектов по их изображениям, содержащие блок проецирования изображения, фотоэлектрический преобразователь, первый и второй блоки коммутации, генератор импульсов, блок счетчиков, блок функционального преобразования, блок вычисления инвариантов, первый и второй блоки памяти, блок классификации.

Недостатками этого устройства являются снижение достоверности распознавания при наличии шумов на изображении, неинвариантность распознавания к сдвигу объекта на изображении, а также невозможность определения параметров аффинных преобразований изображения объекта.

Поскольку в общем случае объект на распознаваемом изображении не находится в центре, для обеспечения достоверности распознавания необходимо, чтобы признаки, используемые при распознавании, были инвариантными к аффинным преобразованиям сдвига. Признаки, используемые для распознавания в устройстве-прототипе, таким свойством не обладают. Кроме того, в устройстве-прототипе не предусмотрена возможность определения местоположения объекта в плоскости изображения.

Целью изобретения является расширение функциональных возможностей, а именно обеспечение инвариантного распознавания с возможностью определения параметров сдвига и поворота на изображении.

На фиг. 1 изображена схема устройства для распознавания изображения объекта; на фиг. 2 совмещенная структурная схема датчика видеосигнала и блока преобразования Х₀; на фиг. 3 структурная схема блока управления; на фиг. 4 структурная схема блока преобразования и синхронизации; на фиг. 5 структурная схема первого коммутатора; на фиг. 6 структурная схема спектроанализатора; на фиг. 7 структурная схема блока вычисления инвариантов; на фиг. 8 структурная схема второго коммутатора; на фиг. 9 функциональная схема блока памяти; на фиг. 10 структурная схема классификатора; на фиг. 11 структурная схема блока промежуточной памяти; на фиг. 12 структурная схема блока эталонов; на фиг. 13 структурная схема дополнительного блока циклического сдвига; на фиг. 14 структурная схема буферной матрицы подблока дополнительного блока циклического сдвига; на фиг. 15 структурная схема блока выполнения сдвига-подблока дополнительного блока циклического сдвига; на фиг. 16 структурная схема блока вычисления адресов-подблока дополнительного блока циклического сдвига; на фиг. 17 структурная схема блока вычисления сдвигов-подблока дополнительного блока циклического сдвига; на фиг. 18 структурная схема дополнительного блока сравнения; на фиг. 19 структурная схема блока циклического сдвига; на фиг. 20 структурная схема буферной матрицы-подблока блока циклического сдвига; на фиг. 21 структурная схема блока сравнения; на фиг. 22 временные диаграммы, поясняющие принцип действия устройства.

На фиг. 1, 3-5, 7-21 двойные соединительные линии означают многоканальные электрические связи. Одинарные соединительные линии на фиг. 1-21 означают одноканальные электрические связи. На фиг. 2 двойные соединительные линии означают оптическую связь, пунктирные линии механическую связь. На чертежах обозначение в виде числа с подстрочным индексом используется для указания входов и выходов блоков. Номер блока задается числом, а номер входа или выхода подстрочным индексом.

Устройство для распознавания изображения объекта включает в себя датчик 1 видеосигнала, блок 2 преобразования Х₀, блок 3 управления, блок 4 формирования информационных и синхронизирующих сигналов, первый коммутатор 5, спектроанализатор 6, блок 7 вычисления инвариантов, второй коммутатор 8, блок 9 памяти, классификатор 10, блок 11 промежуточной памяти, блок 12 эталонов, дополнительный блок 13 циклического сдвига, блок 16 сравнения.

Датчик 1 видеосигнала предназначен для проецирования изображения объектов на вход устройства и формирования видеосигнала, который подается на второй информационный вход блока 2 преобразования Х₀.

Блок 2 предназначен для выделения контура входного изображения и вычисления его преобразования Х₀. Блок 2 содержит формирователь 17 оптического пучка считывания, блок 18 воспроизведения изображения, блок 19 выделения контура изображения, коллиматор 20, блок 21 поворота изображения, оптический затвор 22, фотопреобразователь 23, блок 24 памяти параметров Х₀, электропровод 25, блок 26 инициализации, генератор 27 тактовых импульсов, счетчик-делитель 28, логический блок 29, элемент 30 совпадения, формирователи 31 и 32 фазовых импульсов. Блоки 2 и 3 могут быть объединены (см. фиг. 2).

Блоки 1 и 2 имеют (см. фиг. 2) оптический вход 2₁, вход инициализации 2₂ и управляющий вход 2₃, а также четыре выхода: информационный 2₄, тактовый 2₅ и два управляющих 2₆ и 2₇.

Блоки 1 и 2 реализуются так же, как и соответствующие блоки прототипа.

Блок 3 управления предназначен для формирования сигнала, инициализирующего работу устройства, а также для выдачи порогового сигнала в блок 4. В блок 3 (фиг. 3) входят блок 33 опорного напряжения и формирователь 34 импульса. В начале работы устройства (при включении выключателя S₁) напряжение U_пит питания поступает в блок опорного напряжения, и на выходе этого блока появляется опорное напряжение, которое подается на третий управляющий выход блока 3 (величина опорного напряжения подбирается заранее и устанавливается изменением электрических параметров элементов блока 33). Кроме того, положительный перепад напряжения, который образуется после включения S₁, подается в формирователь импульса 34, обеспечивая возникновение импульса на его выходе. Этот импульс поступает на выход 3₂ инициализации блока управления. Управляющий выход 3₁ соединен с первым управляющим входом 4₂блока 4, а инициализирующий выход 3₂ с входом инициализации 2₂ блока 2.

Блок 33 может быть реализован по известным схемам.

Блок 4 предназначен для преобразования информации, поступающей в последовательной форме с информационного выхода 2₄ блока 2, в параллельную форму. Кроме того, в блоке 4 производится пороговая обработка параметров Х₀, а также формирование сигналов, обеспечивающих синхронизацию работы блока 2 и остальных блоков устройства.

Блок 4 состоит из аналоговых ключа 35 и компаратора 36, ПЗС-регистра 37 с последовательным входом и параллельным выходом, формирователя фазовых импульсов (ФФИ) 38, двух счетчиков 39 и 44, двух RS-триггеров 40 и 43, двух элементов И 41 и 42. Блок 4 имеет информационный вход 4₁, четыре управляющих входа 4₂-4₅ и тактовый вход 4₆, а также восемь выходов: информационный 4₇, пять управляющих 4₈, 4₉, 4₁₀, 4₁₃, 4₁₄ и два тактовых 4₁₁ и 4₁₂.

Аналоговый ключ 35 открывается и пропускает информационный сигнал с входа 4₁ в ПЗС-регистр 37 только в том случае, если его величина превосходит пороговое значение, установленное на управляющем выходе 3₁, блока управления. Этот опорный сигнал поступает через вход 4₂ в компаратор 36, где сравнивается с информационным сигналов. Выходной сигнал компаратора 36 управляет ключом 35.

С выхода ключа 35 зарядовые пакеты поступают на последовательный вход ПЭС-регистра 37 и, под действием фазовых импульсов ФФИ 38, перемещаются в нем. После заполнения регистра 37 информация с него параллельно считывается через информационный выход 4₇, причем сигнал на считывание поступает с управляющего входа 4₄.

Счетчик 39 вырабатывает на своем выходе импульс после поступления (3N_θ + 1)-го импульса на его вход (N_θ размерность матрицы 26 параметров Х₀ по координате θ). Счетчик 44 имеет коэффициент пересчета, равный (3N_θρ + 1), где N_θρ число коэффициентов квадратурного спектра по координате.

Первый коммутатор 5 предназначен для подключения к информационному выходу сигналов от одного из входов в зависимости от управляющего сигнала. Блок 5 (фиг. 5) состоит из N_m элементов электронной коммутации 45, где N_m максимальная размерность коммутируемого многоканального электрического сигнала. Управляющий сигнал (логический "0" или "1") с управляющего входа 5₁ производит переключение ячеек 45 таким образом, что на информационный выход 5₄ проходит сигнал с одного из информационных входов (5₂ или 5₃). Элементы 45 электронной коммутации могут быть реализованы по известной схеме.

Спектроанализатор 6 предназначен для выполнения модифицированного преобразования Уолша-Адамара (МПУА) над поступающими на его вход секторами-столбцами информационных сигналов с пятого выхода первого коммутатора. Схема блока 6 для восьмиканального входного сигнала может быть реализована, как показано на фиг. 6. Все элементы 46, входящие в спектроанализатор, могут быть реализованы на основе операционных усилителей. Блок 6 имеет информационные вход 6₁ и выход 6₂. Принцип работы спектроанализатора полностью соответствует принципу работы аналогичного блока устройства-прототипа.

Блок 7 вычисления инвариантов предназначен для вычисления признаков, инвариантных к циклическому сдвигу входной последовательности сигналов. Поскольку, как будет показано ниже, аффинные преобразования сдвига и поворота изображения могут быть сведены к циклическому сдвигу преобразования Х₀ распознаваемого изображения по координатам ρ и θ соответственно, то получаемые признаки будут инварианты к сдвигу и повороту исходного изображения.

Блок 7 содержит элемент ИЛИ 47, (n 2) удвоителя 48 частоты, два квадратора 49, (n 1) блоков 50 погруппового вычисления инвариантных признаков. Блок 7 имеет два тактовых входа 7₁ и 7₂, а также информационные вход 7_х и выход 7₄. Принцип работы блока 7 соответствует принципу работы аналогичного блока прототипа с той лишь разницей, что в данном случае тактовые сигналы могут поступать либо с входа 7₁ либо 7₂, а не с одного тактового входа, как это сделано в прототипе.

Второй коммутатор 8 предназначен для пересылки поступающего на его вход многоканального информационного сигнала на один из информационных выходов, в зависимости от управляющего сигнала. Блок 8 состоит из N_mэлементов электронной коммутации 51 и имеет управляющий вход 8₁, информационный вход 8₂ и два информационных выхода 8₃ и 8₄. По принципу действия блок 8 полностью совпадает с принципом действия блока 5, но поменяны местами информационные входы и выходы.

Блок 9 памяти предназначен для запоминания (N_θ /2 + 1) (N_ρ /2 + 1) инвариантных признаков изображения распознаваемого объекта (где N_ρ размерность матрицы параметров Х₀ по координате ρ ).

Блок 9 содержит формирователь 52 фазовых импульсов, (N_θ /2 + 1) трехтактных сдвиговых регистров 53, (N_θ /2 + 1) затворов на МДП-транзисторах 54. Блок 9 имеет управляющий вход 9₁, тактовый вход 9₂, информационные вход 9₃ и выход 9₄. Принцип работы блока 9 полностью соответствует принципу работы аналогичного блока устройства-прототипа.

Классификатор 10 предназначен для определения принадлежности распознаваемого изображения объекта одному из заданных классов. Классификатор 10 состоит из блоков 55 параметров i-го класса, L сумматоров 56, управляемого коммутатора 57, блока 58 ячеек памяти, детектора 59 максимума, ячейки ИЛИ 60, блока 61 задания параметров классов, генератора 62 линейного напряжения со сбросом, информационные вход 10₁, выход 10₃ и управляющий вход 10₂. Принцип работы классификатора 10 полностью соответствует принципу работы аналогичного блока устройства-прототипа.

Блок 11 промежуточной памяти предназначен для запоминания (N_θ (N_ρ/2 + 1) признаков распознаваемого изображения, инвариантных к аффинным преобразованиям сдвига. Эти признаки получаются после вычисления спектральных коэффициентов по координате матрицы блока промежуточной памяти производится в направлении, перпендикулярном направлению записи. Другими словами, блок 11 осуществляет транспортирование промежуточной матрицы спектральных коэффициентов. Блок 11 состоит из (N_θ (N_ρ /2 + 1) элементов аналоговой памяти ПЗС-структурах 63, N_θ схем 64 считывания зарядовых пакетов, дифференцирующей ячейки 65, элемента ИЛИ 66, формирователя 67 фазовых импульсов, элемента 68 электронной коммутации.

Блок 11 имеет информационный вход 11₁, первый и второй синхронизирующие входы 11₂ и 11₃, управляющий вход 11₄ и информационный выход 11₅. Принцип работы блока 11 промежуточной памяти соответствует принципу pаботы второго блока памяти устройства-аналога.

Блок 12 эталонов предназначен для хранения столбцов эталонных матриц параметров Х₀ изображений каждого класса, которые не имеют искажений поворота и сдвига (для каждого класса хранится по 2 столбца эталонной матрицы), а также значения углов θ, соответствующих этим столбцам и тригонометрических функций sin и cos этих углов. Кроме того, для каждого класса хранится строка промежуточной матрицы спектральных коэффициентов (матрица получается после вычисления спектральных признаков по координате ρ), а также номер этой строки.

Блок 12 состоит из 4 формирователей 69 импульсов, 31 аналоговых ПЭМ-регистров 70-72, трех аналоговых ПЗС-регистров 73, 75 и 77, трех формирователей 74, 76 и 78 фазовых импульсов, элемента ИЛИ 79, формирователя 80 кода, шифратора 81, регистра 82, семи элементов ПЗУ 83-89. Блок 12 имеет первый и второй тактовые входы 12₁ и 12₂, информационный вход 12₃, инициализирующий вход 12₄, первый и второй входы 12₅ и 12₆ считывания, а также десять информационных выходов 12₇-12₁₆.

Формирователи 69 импульсов предназначены для преобразования положительного перепада, поступающего на их входы, в одиночный импульс. В каждом из L аналоговых ПЗИ-регистров 70 хранится строка промежуточной матрицы спектральных коэффициентов, полученной после выполнения МПУА по координате ρ 2, ПЗИ-регистры 71 и 72 хранят по два столбца эталонных матриц параметров Х₀ каждого класса. Неразрушающее считывание информации из регистров 70-72 производится при подаче на их входы считывания импульсов с выхода блока 69. ПЗС-регистры 73, 75 и 77 выполняют роль выходных буферов при считывании информации из групп регистров 70, 71 и 72 соответственно. Ввод информации в регистры 73, 75 и 77 производится параллельно, а вывод последовательно. Формирователи 74, 76 и 78 фазовых импульсов вырабатывают последовательности импульсов, с помощью которых выводится информация, записанная в регистрах 73, 75 и 77 соответственно. Ячейка ИЛИ 79 пропускает на выход импульс с одного из формирователей 69, чтобы на выходе формирователя 80 кода получить набор сигналов для записи выходного кода шифратора 81 в регистр 82. Шифратор 81 формирует на выходе двоичный код номера класса распознаваемого изображения. При подаче импульса на вход 12₄ и в формирователе 80 вырабатывается код, обнуляющий регистр 82.

Элемент ПЗУ 83 используется для хранения номера строки эталонной промежуточной матрицы каждого класса (сама строка хранится в регистре 70, как было сказано выше). В элементе ПЗУ 84 хранится значение угла θ первого из столбцов эталонной матрицы параметров Х₀, а в элементах 88 и 89 значения тригонометрических функций этого угла. Двоичный код номера класса с выхода регистра 82 подается на адресные входы каждого из элементов ПЗУ; осуществляя дешифрацию адреса. Считывание информации из ячеек 83-89 производится по сигналам считывания, которые поступают с входов 12₅ и 12₆.

Дополнительный блок 13 циклического сдвига предназначен для извлечения двух заданных столбцов из матрицы параметров Х₀распознаваемого изображения, их циклического сдвига и подачи сдвинутых столбцов в первый блок 14 сравнения.

Перед описанием дополнительного блока 12 циклического сдвига сделаем некоторые пояснения. Общий принцип вычисления параметров аффинных искажений изображения основан на сравнении некоторой эталонной матрицы коэффициентов-признаков, соответствующей неиска- женному изображению, с матрицей коэффициентов распознаваемого изображения. Процедура сравнения выполняется для всех возможных матриц коэффициентов распознаваемого изображения, полученных из исходной матрицы циклическим сдвигом по одной из координат. Величина циклического сдвига, для которой результаты сравнения оказываются лучшими, используется для вычисления соответствующих параметров аффинных искажений.

В каждом цикле процедуры сравнения приходится вычислять модуль разности (либо другую метрику) для всех соответствующих элементов исходной и эталонной матрицы, а затем суммировать все значения этих разностей. Это довольно громоздкая в вычислительном плане процедура, поэтому в заявляемом устройстве для сравнения используются не все элементы матриц, а лишь по одной строке для каждой матрицы. Действительно, если всякий раз извлекать из матриц для сравнения строки, имеющие достаточно большую глубину модуляции коэффициентов, то результаты сравнения не будут отличаться от случая использования всех элементов матриц, а вычислительные затраты значительно уменьшатся. Поскольку эталонная матрица коэффициентов известна заранее, то заранее выбирается необходимая строка и в ПЗУ запоминается ее адрес (каждому классу будет соответствовать свой номер строки). Перед началом процедуры сравнения (а классификация к этому времени уже произведена), из блока эталонов извлекается эталонная строка и ее адрес, по которому извлекается строка из матрицы коэффициентов распознаваемого изображения.

Поскольку при вычислении координат объекта необходимо определить два неизвестных (координаты х и y объекта на изображении), то для обеспечения однозначности результатов для сравнения используется не одна, а две строки матриц.

Аффинные преобразования поворота и сдвига изображения приводят к циклическому сдвигу его преобразования Х₀ по координатам θ и ρ
H_Φ х_сд·y_сд(θ ρ) Н[ θ + Φ, ρ +
+(х_сд·cos θ + y_сд·sin θ), где ρ расстояние по нормали от начала координат до линейного фрагмента изображения;
θ угловое положение нормали относительно оси О_х;
H_Φ, х_сд·y_сд(θ ρ) преобразование Х₀ изображения, повернутого на угол Φ и сдвинутого относительно начала координат на х_сд и y_сд;
Φ х_сд, y_сд параметры поворота и сдвига изображения;
Н(.) преобразование Х₀ неискаженного изображения.

Таким образом, величина циклического сдвига по координате определяет поворот Φ объекта в плоскости изображения, а циклический сдвиг по координате ρ связан с координатами центра объекта соотношением
δ _сд х_сд· соs θ + y_сд· sin θ.

Блок 13 состоит из четырех счетчиков 90, 100, 108 и 120, трех элементов ИЛИ 91, 102 и 114, буферной матрицы 92, трех формирователей 93, 94 и 101 фазовых импульсов, двух блоков 95 и 96 выполнения сдвига, элемента 97 задержки, блока 98 вычисления адресов, шести элементов И 99, 103, 107, 110, 113 и 119, четырех формирователей 104, 105, 115 и 116 импульсов, пяти RS-триггеров 106, 109, 111, 117 и 118, блока 112 вычисления сдвигов. Блок 13 имеет первый информационный вход 13₁, первый тактовый вход 13₂, управляющий вход 13₃, второй, третий и четвертый информационные выходы 13₄-13₆, второй тактовый вход 13₇, пятый, шестой, седьмой и восьмой информационные входы 13₈-13₁₁, первый тактовый выход 13₁₂, первый и второй информационные выходы 13₁₃ и 13₁₄, первый синхронизирующий выход 13₁₅, третий и четвертый информационные выходы 13₁₆ и 13₁₇, первый и второй управляющие выходы 13₂₀ и 13₂₁.

Счетчик-делитель 90 предназначен для деления поступающей на его вход последовательности импульсов с коэффициентом 3, поскольку сдвиг зарядовых пакетов в буферной матрице 92 осуществляется не по трехфазной, а по однофазной схеме. Элемент ИЛИ 91 пропускает на выход тактовые импульсы либо с первого тактового входа 13₂, либо с выхода счетчика 90. Эти тактовые импульсы используются для сдвига зарядовых пакетов в буферной матрице 92. Буферная матрица 92 предназначена для записи параметров преобразования Х₀ распознаваемого изображения, которые получаются при выполнении процедуры классификации, и последующем считывании двух столбцов этой матрицы по вычисленным адресам и их циклического сдвига для определения параметров сдвига распознаваемого изображения.

Буферная матрица 92 состоит из (N_θ x х N_ρ) элементов аналоговой памяти на ПЗС-структурах 121, 2N_θ схем 122 считывания зарядовых пакетов, формирователя фазовых импульсов 123, элемента электронной коммутации 124, 2N_θ дифференцирующих ячеек 125 и 127, двух дешифраторов 126 и 128. Матрица 92 имеет информационный вход 92₁, синхронизирующий вход 92₂, управляющий вход 92₃, первый и второй адресные входы 92₄ и 92₅ и два информационных выхода 92₆ и 92₇.

В процессе выполнения процедуры распознавания, когда формируются матрица параметров Х₀ исходного изображения, вычисленные значения параметров Х₀ поступают не только в спектроанализатор 6, но и в дополнительный блок циклического сдвига 13 (сигнал идет с информационного выхода 4₇ блока 4). Параметры преобразования Х₀изображения через входы 13₁ и 92₁ поступают в параллельной форме в буферную матрицу 92, где заполняются в ячейках аналоговой памяти 121. Процессы записи и считывания информации аналогичны сходным процессам, протекающим в блоке 11 промежуточной памяти.

Всякий раз, когда выполняется операция вычисления параметров в сдвига распознаваемого изображения, из матрицы 92 считываются две различных строки. Адресация считываемых строк выполняется путем дешифрации информационных сигналов с входов 92₄ и 92₅ с использованием дешифраторов 126 и 128. Зарядовые пакеты выбранных строк считываются последовательно через выходы 92₆ и 92₇. Принцип работы остальных элементов блока 92 совпадает с принципом работы аналогичных элементов блока 11 промежуточной памяти. Дешифраторы 126 и 128 могут быть реализованы на основе ИМС серии К155ИД3 и др.

Формирователи 93 и 94 фазовых импульсов вырабатывают последовательности управляющих сигналов для перемещения зарядовых пакетов блока 92 в блоки 95 и 96. Блок 95 выполнения сдвига предназначен для реализации циклического сдвига введенной в него строки буферной матрицы 92. Блок 95 состоит из ПЗИ-регистра 129 с последовательным входом и параллельным выходом, ПЗС-регистра 130 с параллельным входом и последовательным выходом, ПЗС-регистра 132 с последовательными входом и выходом, двух аналоговых ключей 133 и 135, формирователя 134 фазовых импульсов, элемента ИЛИ 136, инвертора 137, трех элементов И 138, 140 и 142, двух счетчиков 139 и 146, элемента 141 задержки, двух формирователей 143 и 145 кода, мультиплексора 144, RS-триггера 147 и сумматора 148. Блок 95 имеет вход 95₁ считывания, первый тактовый вход 95₂, первый информационный вход 95₃, второй тактовый вход 95₄, первый и второй входы синхронизации 95₅ и 95₆, управляющий вход 95₇, третий тактовый вход 95₈, второй информационный вход 95₉, а также информационный выход 95₁₀ и управляющий выход 95₁₁.

Зарядовые пакеты вводятся в ПХИ-регистр 129 через вход 95 последовательно. Фазовые импульсы, управляющие процессом ввода, поступают через вход 95₂. Сигнал неразрушающего считывания подводится через вход 95₁. Считывание информации из регистра 129 в регистр 130 производится в параллельной форме. Вывод зарядовых пакетов из регистра 130 в регистр 132 осуществляется под действием фазовых импульсов со входа 95₄. Ввод зарядовых пакетов в регистр 132, производится через сумматор 131 под действием фазовых импульсов, вырабатываемых формирователем 134. Состояние аналоговых ключей 133 и 135 определяет действие, которое будет производиться: циклический сдвиг элементов регистра 132, либо последовательный вывод зарядовых пакетов через выход 95₁₀. Счетчик-делитель 139 осуществляет деление исходной последовательности импульсов с коэффициентом 3. В элементе 141 производится задержка входного импульса на время, необходимое для выполнения операции суммирования в сумматоре 148. Формирователи кода 143 и 145 генерируют набор сигналов, обеспечивающих требуемый режим работы мультиплексора 144 и счетчика 146. Структура этих формирователей не приводится, так как она зависит от типа применяемых в элементах 144, 146 микросхем.

Мультиплексор 144, в зависимости от управляющего кода, формируемого элементом 143, пропускает на выход код вычисленного значения сдвига со входа 95₉, либо с выхода сумматора 148 (если поступающее значение кода со входа 95₉ отрицательно). Сумматор 146 может работать в двух режимах: 1) запись кода сдвига с выхода мультиплексора 144, 2) уменьшения на "1" состояния сумматора при сдвиге на 1 элемент зарядовых пакетов в регистре 132. Соответствующий режим устанавливается формирователем 145.

В качестве элемента 129 может быть использован ПЗИ-регистр, аналогичный элементу 70, в качестве ПЭС-регистров 130 и 132 известные схемы, аналоговые ключи 133 и 135 аналогичны элементу 35, формирователь 134 элементу 38, а счетчик 139 элементу 39. Мультиплексор 144 можно реализовать на основе ИМС типа К155КП7, счетчик 146 на основе К155ИЕ7, сумматор 148 на основе ИМС типа К155ИМ3.

Блок 96 идентичен блоку 95. Элемент 97 задержки предназначен для задержки поступающего на его вход импульса на время, необходимое для вычисления адресов считываемых из матрицы 92 строк. Это вычисление производится в блоке 98 вычисления адресов. Адрес, по которому считывается строка матрицы 92, определяется значениями адресов углов θ₁и θ₂, которые записаны в ПЗУ 85 и 88 блока 12 эталонов (для каждого класса это будут свои значения), а также значением угла Φ поворота изображения. Наличие поворота на угол Φ приводит к появлению циклического сдвига матрицы параметров Х₀ по координате θ на величину Φ, поэтому для возвращения матрицы параметров Х₀ в эталонное положение необходимо провести ее циклический сдвиг по координате θ на величину Φ или, что эквивалентно, считывать строки не по адресам θ₁ и θ₂, а θ₁ Φ и θ ₂ Φ соответственно. Вычисление действительных значений адресов производится в блоке 98.

Блок 98 вычисления адресов состоит из двух цифровых компараторов 149 и 154, двух арифметико-логических устройств (АЛУ) 150 и 155, двух цифровых сумматоров 152 и 156, двух формирователей 152 и 157 кода, двух мультиплексоров 153 и 158. Блок 98 имеет три информационных входа 98₁, 98₂ и 98₃ и два информационных выхода 98₄ и 98₅.

В компараторах 149 и 154 производится сравнение значения угла Φ поворота изображения, поступающего с входа 98₁, со значением угла θ ₁, поступающего с входа 98₂. Если θ ₁ ≥ Φ то формирователь 152 кода подает на мультиплексор 153 код, обеспечивающий пропускание через него значения θ₁, а, если θ₁ < Φ, то через мультиплексор пропускается код (θ₁ + θ_max), получаемый в сумматоре 151. Это делается для того, чтобы получаемое действительное значение адреса всегда было неотрицательным. В АЛУ 150 производится вычитание кода угла Φ поворота изображения из выходного кода мультиплексора 153. Элементы 154-158 выполняют те же функции, но для угла θ₂.

Компараторы 149 и 154 могут быть реализованы на основе ИМС типа К555СП1, АЛУ 150, 155 на основе ИМС К155ИП3, сумматоры 151 и 156 аналогичны элементу 148, мультиплексоры 153 и 158 элементу 144.

Счетчик 100 имеет коэффициент пересчета (3 N_ρ + 1), ФФИ 101 вырабатывает трехфазные последовательности импульсов для управления аналоговыми регистрами блоков 95 и 96. Счетчик 108 аналогичен 100.

Блок 112 вычисления сдвигов предназначен для вычисления текущих значений циклических сдвигов элементов в ПЭС-регистрах блоков 95 и 96.

В состав блока 112 входят четыре счетчика-делителя 159, 162, 166 и 169, четыре умножителя 160, 164, 167 и 171, элемент 161 задержки, два Т-триггера 163 и 170 и два сумматора 165 и 168. Блок 112 имеет первый и второй информационные входы 112₁ и 112₂, счетный вход 112₃, третий и четвертый информационные входы 112₄ и 112₅, первый cинхронизирующий выход 112₆, первый, второй, третий и четвертый информационные выходы 112₇-112₁₀, второй синхронизирующий выход 112₁₁.

Счетчик 159 изменяет свое состояние на "1" при всяком поступлении импульса со счетного входа 112₃. При этом на выходе счетчика 159 появляется параллельный код, отображающий состояние счетчика. Элемент 161 осуществляет задержку синхронизирующего импульса на время, необходимое для проведения вычислений в блоке 112. Счетчик-делитель 162 имеет два выхода, на которых появляются импульсы после счета N N и 2 N входных импульсов соответственно. Использование комбинации элементов 159, 162, 163 дает возможность произвести последовательный перебор значений координаты х в диапазоне [- x_max|x_max| Триггер 163 используется для формирования знакового разряда. Состояние Т-триггера 163 изменяется на противоположное при каждом поступлении импульса на его вход. Умножитель 164 и сумматор 165 производят соответственно умножение и суммирование параллельных кодов, поступающих на их входы. Элементы 166-171 выполняют те же функции, что и элементы 159-165. Счетчики 159, 162, 166 и 169 аналогичны элементу 110, умножители 160, 164, 167 и 171 могут быть реализованы на основе ИМС типа К531ИК1П, К531ИК2П и др. Элемент 161 задержки аналогичен элементу 141. Сумматоры 165 и 168 аналогичны элементу 148.

Формирователи 115 и 116 импульсов осуществляют преобразование поступающего на их вход положительного перепада в импульс положительной полярности. Счетчик 120 аналогичен счетчику 100.

Дополнительный блок 14 сравнения предназначен для сравнения двух строк матрицы преобразования Х₀ распознаваемого изображения с соответствующими строками эталонной матрицы преобразования Х₀ выбранного класса. Это дает возможность вычислить параметры сдвига распознаваемого изображения.

Дополнительный блок 14 сравнения состоит из двух ФФИ 172 и 177, двух ПЗИ-регистров 173 и 174 с последовательным входом и параллельным выходом, двух ПЗС-регистров 175 и 176, двух аналоговых сумматоров-вычитателей 178 и 180, двух устройств 179 и 181 вычисления модуля, аналогового интегратора 182, элемента 183 задержки, блока 184 начальной установки, двух аналоговых ключей 185 и 188, аналогового регистра 186, аналогового компаратора 188, элемента ИЛИ 189, формирователя 190 импульсов, двух цифровых регистров 191 и 192. Блок 14 имеет первый 14₁ и второй 14₅ тактовые входы, первый 14₂ и второй 14₃информационные входы, первый управляющий вход 14₄, третий 14₆ и четвертый 14₇ информационные входы, второй 14₈ и третий 14₉ управляющие входы, пятый 14₁₀ и шестой 14₁₁ информационные входы, первый 14₁₂ и второй 14₁₃ информационные выходы.

Принцип действия блока 14 почти полностью совпадает с принципом действия блока сравнения устройства-прототипа с той лишь разницей, что в процессе сравнения участвует не одна, а две строки матрицы параметров Х₀изображения. Ошибки, накапливаемые в каждом из каналов, суммируются.

Блок циклического сдвига 15 предназначен для извлечения заданной строки из промежуточной матрицы спектральных коэффициентов (которая получается после вычисления МПУА матрицы преобразования Х₀распознаваемого изображения по координате ρ ), ее циклического сдвига и подачи сдвинутой строки в блок сравнения 16.

Блок 15 состоит из семи счетчиков 193, 206, 212, 215, 217, 220 и 228, четырех элементов ИЛИ 194, 198, 208 и 221, буферной матрицы 195, трех ФФИ 196, 200 и 204, ПЗИ-регистра 197 с последовательным входом и параллельным выходом, ПЭС-регистра 199 с параллельным входом и последовательным выходом, аналогового сумматора 201, ПЗС-регистра 202 с последовательными входом и выходом, двух аналоговых ключей 203 и 210, шести элементов И 205, 207, 214, 219, 221 и 227, инвертора 209, шести RS-триггеров 211, 213, 218, 224, 225 и 226, формирователя 216 кода, формирователя 223 импульсов. Блок 15 имеет первый 15₁ и второй 15₃информационные входы, первый 15₂ и второй 15₄ тактовые входы, управляющий вход 15₅, а также первый 15₆ и второй 15₁₁ тактовые выходы, первый 15₇ и второй 15₁₀ синхронизирующие выходы, первый 15₈ и второй 15₉ информационные выходы и управляющий выход 15₁₂.

Элементы 193 и 194 аналогичны элементам соответственно 90 и 91 дополнительного блока циклического сдвига 13. Принцип работы буферной матрицы 195 почти совпадает с принципом работы элемента 92 блока 13, но здесь производится считывание одной, а не двух строк, как в матрице 92. Структурная схема блока 195 представлена на фиг. 20. Буферная матрица 195 содержит [(N_ρ /2 + 1)N_θ элементов аналоговой памяти 229, (N_ρ /2 + 1) схем считывания зарядовых пакетов 230, ФФИ 231, элемента электронной коммутации 232, (N_ρ /2 + 1) дифференцирующих ячеек 233, дешифратора 234. Блок 195 имеет информационный вход 195₁, синхронизирующий вход 195₂, управляющий вход 195₃, адресный вход 195₄, а также информационный выход 195₅.

Предназначение и принцип действия остальных элементов блока 15 аналогичны предназначению и принципу действия соответствующих элементов блока 13 с той лишь разницей, что здесь система счетчиков 215 и 217 реализует все возможные угловые положения объекта на изображении (напомним, что в блоке 13 система счетчиков 144, 146 реализовала все возможные значения сдвигов объекта).

Блок сравнения 16 предназначен для сравнения строки промежуточной матрицы спектральных коэффициентов с соответствующей строкой эталонной промежуточной матрицы выбранного класса. Это дает возможность вычислить параметры поворота распознаваемого изображения.

Блок 16 состоит из двух ФФИ 235 и 238, ПЗИ-регистра 236, ПЗС-регистра 237, аналогового сумматора-вычитателя 239, устройства 240 вычисления модуля, аналогового интегратора 241, элемента 242 задержки, блока 243 начальной установки, двух аналоговых ключей 244 и 246, аналогового регистра 245, аналогового компаратора 247, элемента ИЛИ 248, формирователя 249 импульсов и цифрового регистра 250. Блок 16 имеет первый 16₁ и второй 16₄ тактовые входы, первый 16₂, второй 16₅ и третий 16₈ информационные входы, первый 16₃, второй 16₆ и третий 16₇, управляющие входы, а также информационный выход 16₉.

Принцип действия блока 16 почти полностью совпадает с принципом действия блока сравнения устройства-прототипа.

Работу устройства для распознавания изображения объекта можно разбить на четыре этапа: вычисление преобразования Х₀; распознавание объекта; определение углового положения объекта; определение параметров сдвига объекта.

Цикл вычисления преобразования Х₀ начинается при подаче импульса инициализации из блока 3 управления на вход подблока 26 инициализации блока 2 преобразования Х₀. По этому сигналу начинается вычисление преобразования Х₀ в блоке 2.

Значения параметров Х₀ поступают в подблок 24 блока 2 под действием фазовых импульсов, формируемых подблоками 31 и 32 блока 2. Размерность матрицы 24 параметров Х₀ по координатам ρ и θ выбирается равной соответственно N_ρ и N_θ. После заполнения матрицы 24 значениями параметров Х₀ (это происходит после поступления Х₀ второго изображения (т.е. цикл вычисления преобразования Х₀ повторяется) и одновременно производится вывод зарядовых пакетов из блока 24 в регистр 37 блока 4 (через выход 2₄, вход 4₁, элемент 35 блока 4).

Для управления этим процессом используются тактовые импульсы, поступающие с выхода 2₇ блока 2 на вход 4₃ блока 4. Время необходимо для записи контура обрабатываемого изображения в элемент 19 блока 2. После заполнения регистра 37 блока 4, а, следовательно, освобождения выходного регистра матрицы 24, с выхода 2₆ блока 2 (см. фиг. 22а) поступает импульс на вход 4₄ блока 4 и на вход 13₂ блока 13, с помощью которого производится считывание информации из регистра 37 в блоки 5 и 13 (через выход 4₇ и входы 5₂ и 13₁) и передача очередной строки матрицы 24 в ее выходной регистр. Этот управляющий импульс подается через выход 4₈ и вход 11₂ в блок 11 промежуточной памяти для записи строки промежуточных спектральных коэффициентов в ячейки 63 блока 11. Контакты коммутаторов 5 и 8 находятся в положениях, обеспечивающих пропускание строк в блоки 6 и 7, вычисление коэффициентов Q-спектра и пересылку их в блок 11. Для управления процессом вычисления коэффициентов Q-спектра используются тактовые импульсы, поступающие с выхода 2₆, блока 2 на вход 7₁ блока 7. Фазовые импульсы для записи информации в ячейки 63 формируются в ФФИ 67. Контакты коммутатора 68 находятся в положении, обеспечивающем параллельное передвижение строк сверху вниз. Этот процесс продолжается до тех пор, пока не будут заполнены все ячейки 63 блока 11 промежуточной памяти и ячейки 121 блока 13.

В соответствии с принципом работы устройства первое срабатывание счетчика 39 (сразу после включения устройства) должно произойти после поступления (6N_θ + 2) импульсов на его вход, а затем он должен срабатывать всякий раз после поступления (3N_θ + 1) импульсов. Для этого при начальной установке системы в счетчик 39 записывается значение (3N_θ+ 1), а выход, имеющий коэффициент пересчета (6N_θ + 1), соединяется с входом обнуления. Выходной сигнал элемента 39 снимается с выхода, имеющего коэффициент пересчета (3N_θ + 1). Таким образом, после поступления первых (3N_θ + 1) импульсов, на выходе элемента 39 сигнала не будет, а произойдет только обнуление счетчика 39, а затем после поступления (3N_θ + 1) импульсов счетчик будет срабатывать.

К моменту заполнения ячеек 63 и 121 на вход счетчика 39 поступит (6N_θ + 1) импульсов. С поступлением следующего импульса появляется импульс на его выходе, который опрокидывает триггеры 40 и 43 (см. фиг. 22б), что, в свою очередь, обеспечивает отпирание ячеек И 41 и 42, запирание схемы 32 совпадения блока 3 и прекращение выполнения преобразования Х₀. Сигнал логической единицы с выхода триггера 40 поступает через выход 4₉ блока 4 на входы 5₁ блока 5, 8₁ блока 8, 11₄блока 11 и производит переключение контактов коммутаторов 45, 51 и 68 в противоположное положение. При этом коммутатор 5 начинает пропускать на выход 5₄ информационные сигналы с входа 5₃, коммутатор 8 информационные сигналы с входа 8₂ на вход 8₃, а блок 11 промежуточной памяти перемещает параллельно не строки, а столбцы элементов 63 при подаче на них фазовых импульсов.

Далее начинается параллельный вывод столбцов матрицы 11 в коммутатор 5 для вычисления коэффициентов Q-спектра по координате θ а также в буферную матрицу 195 блока 15. Тактовые импульсы, управляющие этим процессом, поступают с элемента И 42 блока 4 через выход 4₁₂ (см. фиг. 22в) на входы 7₂ блока 7, 9₂ блока 9, 11₃ блока 11 и 15₂ блока 15.

После вывода и обработки всех зарядовых пакетов, находившихся в ячейках 63 блока 11, срабатывает счетчик 44 (его коэффициент пересчета равен (3N_θ + 1) блока 4 и опрокидывает триггер 43. Запирается ячейка И 42 и прекращается поступление тактовых импульсов на выход 4₁₂ блока 4. Сигнал с выхода счетчика 44, кроме того, поступает через выход 4₁₄ на управляющий вход 9₁ блока 9 памяти и на управляющий вход 10₂классификатора 10. При этом производится классификация объекта, и на выходе 10₃ классификатора 10 появляется информация о классе объекта в унитарном коде.

На третьем этапе работы устройства производится вычисление угла поворота объекта. Этот этап реализуется в блоках 15 и 16 устройства.

Положительный перепад напряжения с RS-выхода триггера 43 подается через выход 4₁₃ на вход 12₅ блока 12 эталонов, а затем на считывающий вход ПЗУ 83 для считывания хранящегося там по заданному адресу номера строки буферной матрицы 195 блока 15, которая будет использоваться для вычисления угла поворота объекта. Адрес, по которому считывается информация из ПЗУ 83 блока 12, формируется в результате записи в регистр 82 двоичного кода номера класса, получаемого с выхода шифратора 81. Значение кода, формируемого в шифраторе 81, определяется тем, какой из его входов является активным в этот момент (это, в свою очередь, определяется информацией о классе объекта, поступающей в этот момент с выхода 10₃ блока 10 на вход 12₃ блока 12. В элементе 80 блока 12 вырабатывается код, обеспечивающий работу регистра 82 в режиме записи входной информации.

Сигнал с активного входа 12₃ блока 12 поступает через формирователь 69 импульса на считывающие входы соответствующих ПЗИ-регистров 70, 71 и 72, обеспечивая возможность неразрушающего считывания хранящейся в них информации в регистры 73, 75 и 77 соответственно.

Считанное из ПЗУ 83 значение номера строки матрицы 192 подается в параллельной форме через выход 12₁₂ блока 12 и вход 15₃ блока 15 на адресный вход 195₄ буферной матрицы 195. Это позволяет открыть для считывания ячейку 230 блока 195, определяемую дешифратором 234, что дает возможность в дальнейшем выводить информацию из выбранной строки матрицы 195.

Начало третьего этапа работы устройства определяется поступлением импульса на управляющий вход 15₅ блока 15 с выхода счетчика 44 блока 4 через выход 14₁₄ этого блока. При этом опрокидываются триггеры 211 и 224 (см. фиг. 22г), отпирая ячейки И соответственно 205 и 221, что дает возможность поступления тактовых импульсов (см. фиг. 22д), с выхода 4₁₁блока 4 на вход 15₄ блока 15 и далее на другие элементы этого блока. Тактовые импульсы поступают также на счетчики 193 и 206, ФФИ 196 и через выход 15₆ блока 15 на входы 12₂ блока 12 и 16₁ блока 16. Счетчик 193 производит деление последовательности тактовых импульсов на 3, т.е. в блок 195 поступает каждый третий тактовый импульс последовательности. Далее тактовые импульсы поступают в ФФИ 231 матрицы 195, где формируются фазовые импульсы, обеспечивающие вывод информации из ячеек 229 аналоговой памяти в регистр 197 блока 15. Формируемые в ФФИ 196 фазовые импульсы управляют передвижением зарядовых пакетов в регистре 197. Тактовые импульсы с входа 12₂ блока 12 поступают на ФФИ 74, а с входа 16₁ блока 16 на ФФИ 235. Формируемые в указанных ФФИ последовательности фазовых импульсов обеспечивают последовательный перевод зарядовых пакетов строки эталонной промежуточной матрицы спектральных коэффициентов из регистра 73 блока 12 в регистр 236 блока 16.

После вывода всех элементов выбранной строки буферной матрицы 195 в регистр 197 и всех элементов регистра 73 в регистр 236, появляется импульс на выходе счетчика 206 (он имеет коэффициент пересчета, равный (3N_θ + 1), что приводит к опрокидыванию триггера 211, а также к неразрушающему считыванию информации, хранящейся в регистре 197, в регистр 199 (импульс считывания поступает через элемент ИЛИ 198). Импульс считывания, кроме того, подается через выход 15₇ блока 15 и вход 16₂ блока на неразрушающее считывание информации из регистра 236 в регистр 237. Сигнал логического "нуля" с -выхода триггера 211 запирает ячейку И 205, и прохождение через нее тактовых импульсов прекращается. Кроме того, этим же сигналом таким образом коммутируются ячейки матрицы 195, чтобы подготовить ее к записи элементов промежуточной матрицы спектральных коэффициентов очередного обрабатываемого изображения.

Положительный перепад с Q-выхода триггера 211 обуславливает формирование импульса на выходе элемента 225. Этим импульсом опрокидывается триггер 213 (см. фиг. 22е). Положительный перепад с его -выхода отпирает ячейку И 207, после чего она начинает пропускать тактовые импульсы (см. фиг. 22ж). Сигнал низкого уровня с Q-выхода триггера 213 запирает ячейку И 214. Тактовые импульсы с выхода элемента И 207 поступают на ФФИ 200 и через ячейку ИЛИ 208 (см. 22з) на ФФИ 224. Указанные формирователи генерируют последовательности фазовых импульсов, под действием которых зарядовые пакеты последовательно пересылаются из регистра 199 в регистр 202. После пересылки всех зарядовых пакетов срабатывает счетчик 212 (его коэффициент пересчета равен (3N_θ + 1) и опрокидывает триггер 213. Ячейка И 207 запирается и прекращается поступление тактовых импульсов в ФФИ 200 и 204.

Положительный перепад с Q-выхода триггера 213 поступает на вход ячейки И 214. На другой вход этой ячейки поступает сигнал логической "единицы" с -выхода триггера 225. (Это определяется его начальной установкой), а на третий вход последовательность тактовых импульсов. В результате первый тактовый импульс проходит через ячейку И 214 и производит следующие действия: опрокидывает триггер 225, сигнал с -выхода которого запирает ячейку И 214, не давая возможность пропускать другие тактовые импульсы; опрокидывает триггер 218, так что появившийся на его Q-выходе сигнал логической "единицы" отпирает ячейку И 219 и переключает ключи 203 и 210 таким образом, чтобы ключ 203 замкнулся, а ключ 210 разомкнулся; изменяет на "единицу" состояния счетчика 215; обеспечивает формирование кода в ячейке 216, посредством которого код состояния счетчика 215 в параллельной форме переписывается в счетчик 217.

Код состояния счетчика 215 фактически задает величину текущего циклического сдвига (т.е. текущего угла поворота объекта относительно эталона).

Поскольку, как было сказано выше, сигналом Q-выхода триггера 218 открывается ячейка И 219, через нее начинают проходить тактовые импульсы. Эти импульсы через ячейку ИЛИ 208 проходят на ФФИ 204, обеспечивая формирование фазовых импульсов для циклического сдвига зарядовых пакетов в регистре 202. Величина сдвига определяется состоянием счетчика 217, поскольку после каждого сдвига элементов в регистре 202 состояние счетчика 217 уменьшается на единицу в результате подачи каждого третьего тактового импульса (через счетчик-делитель на 3 элемент 220) на формирователь кода 216, который, в свою очередь, генерирует соответствующий код управления счетчиком 217.

Процесс циклического сдвига зарядовых пакетов в регистре 202 продолжается до тех пор, пока состояние счетчика 217 не станет равным нулю. При этом появляется импульс на выходе этого счетчика, в результате чего опрокидывается триггер 218, запирается ячейка И 219, прекращается поступление тактовых импульсов на ФФИ, запирается ключ 203 и отпирается ключ 210; опрокидывается триггер 236 (см. фиг. 22и), отпирается ячейка И 227 (см. фиг. 22к), тактовые импульсы подаются через ячейку ИЛИ 208 в ФФИ 204, а также через выход 15₁₁ блока 15 и вход 16 в ФФИ 238 блока 16. Под действием формируемых в блоках 204 и 238 фазовых импульсов зарядовые пакеты из регистров 202 и 237 начинают синхронно поступать на вход сумматора-вычитателя 239 блока 16 (зарядовые пакеты из регистра 202 проходят через ключ 210 блока 15, выход 15₈ этого блока и вход 16₅ блока 16).

В устройстве 240 вычисление модуля происходит выделение абсолютного значения разности соответствующих ячеек регистров 202 и 237, а в интеграторе 241 эти значения суммируются. Суммирование происходит до тех пор, пока все зарядовые пакеты не будут выведены из регистров 202 и 237. В момент окончания этого процесса срабатывает счетчик 238, имеющий коэффициент пересчета (3N_θ + 1), что влечет за собой следующее: импульс с выхода счетчика 238 через выход 15₁₀ и вход 16₇ подается на ключевые схемы 244 и 246 блока 16, отпирая их. Если сигнал с выхода блока 241 оказывается меньшим, чем пороговый сигнал, записанный в аналоговом регистре 245 (сравнение производится в компараторе 247), то на выходе компаратора 247 появляется положительный перепад, преобразуемый в формирователе 249 в импульс. Этот импульс поступает в цифровой регистр 250, вызывая запись параллельного кода текущего угла поворота изображения с выхода 15₉ блока 15 через вход 16_э в регистр 250 блока 16. Кроме того, импульс с выхода формирователя 249 через элемент ИЛИ 248 поступает в регистр 245, обеспечивая запись содержимого интегратора 241 в этот регистр. Таким образом, в регистре 245 постоянно хранится значение минимальной ошибки воспроизведения эталона, а в регистре 250 величина угла поворота изображения, соответствующая этой ошибке (в начале работы устройства по сигналу с входа 16₆ производится запись начального содержимого регистра 245 из блока 243 начальной установки: для записи используется импульс, проходящий через элемент ИЛИ 248 на вход регистра 245, значение, хранящееся в блоке 243, заведомо большее, чем любое возможное значение выходного сигнала интегратора 241).

Импульс с выхода счетчика 228, поступая через элемент ИЛИ 198 на входы считывания регистров 197 блока 15 и 236 блока 16, обеспечивает неразрушающее считывание хранящейся в них информации в регистры 199 и 237 соответственно.

Опрокидывается триггер 236, что ведет к запиранию ячейки И 227 и прекращению поступления тактовых импульсов в ФФИ 204 и 238, а также к поступлению положительного перепада напряжения с выхода триггера 236 через элемент ИЛИ 222 на формирователь импульса 223. Получаемый на выходе элемента 223 импульс опрокидывает триггер 213. Процесс сравнения строк эталонной и промежуточной матриц повторяется, но уже для другого значения циклического сдвига. При этом всякий раз, когда величина текущей ошибки, получаемой в интеграторе 241, оказывается меньшей, чем значение, записанное в регистре 245, происходит перезапись этого значения на текущее (сразу же перезаписывается текущее значение угла поворота изображения в регистре 250).

Процесс сравнения продолжается до тех пор, пока не будут перебраны все возможные значения угла поворота изображения. После окончания обработки последнего значения угла появляется импульс на обнуляющем выходе счетчика 215. Этим импульсом счетчик 215 самообнуляется. Значение угла поворота изображения, записанное к этому времени в регистре 250 блока 16, принимается за величину угла Φ поворота изображения. Кроме того, импульс с выхода счетчика 215 поступает на R-вход триггера 224, опрокидывая его. Сигнал логического "нуля" с Q-выхода триггера запирает ячейку И 221, запрещая пропускание тактовых импульсов в блок 15. Положительный перепад с -выхода триггера 224 через выход 15₁₂ блока 15 поступает на вход 13₃ блока 13, инициализируя его работу.

На четвертом этапе работы устройства вычисляются величины сдвига распознаваемого изображения по координатам х и y. Реализация этого этапа производится в блоках 13 и 14 устройства. Общий принцип работы этих блоков во многом соответствует принципу работы блоков 15 и 16. Положительный перепад напряжения, поступающий на вход 13₃; задерживается элементом задержки 97 на время проведения вычислений в блоке 98. Далее положительный перепад поступает на формирователи импульса 105 и 116, которые вырабатывают импульсы, опрокидывающие триггеры соответственно 106 и 117 (см. фиг. 22л). Отпираются ячейки И 99 и 113, после чего тактовые импульсы со входа 13₇ блока 13 начинают поступать в этот блок (см. фиг. 22м). Положительный перепад с входа 92₃ коммутирует блок 124 матрицы 92 таким образом, чтобы обеспечить вывод выбранных строк через выходы 92₆ и 92₇. Адреса строк вычисляются в блоке 98 и подаются в матрицу 92 через входы 92₄ и 92₅. Для вычисления адресов строк используется информация об углах θ₁ и θ₂. Эта информация считывается из ПЗУ 84 и 87 блока 12 путем подачи сигнала считывания с выхода 15₁₂блока 15 на вход 12₆ блока 12. Кроме значений углов θ₁ и θ₂считываются тригонометрические функции этих углов из ПЗУ 85, 86, 88 и 89 для вычисления значений сдвига. Адреса ячеек ПЗУ определяются классом объекта, который определен ранее. Адрес хранится в регистре 82 блока 12. Выбранные строки матрицы 92 выводятся через выходы 92₆ и 92₇ в блоки 95 и 96 соответственно, где производится их циклический сдвиг. Поскольку работа блоков 95 и 96 абсолютно идентична, рассмотрим работу только блока 95. Тактовые импульсы поступают на ФФИ 93, 94 и 123, обеспечивая формирование фазовых импульсов, переводящих выбранную строку матрицы 92 и регистр 123 блока 96. После заполнения регистра 129 срабатывает счетчик 100 и происходит неразрушающее считывание содержимого регистра 129 в регистр 130. Кроме того, опрокидывается триггер 109 (см. фиг. 22н) и тактовые импульсы начинают пропускаться через ячейку И 107 (см. фиг. 22о). Далее под действием фазовых импульсов, формируемых в ФФМ 101, 76, 78 и 172, производится последовательный вывод зарядовых пакетов из регистра 130 в регистр 132, из регистр 75 в регистр 173 и из регистра 77 в регистр 174.

Величины сдвигов, используемых в блоках 95 и 96, вычисляются в блоке 112. Тригонометрические функции синуса и косинуса углов θ₁ и θ₂считываются из ПЗУ 85, 86, 88 и 89 и поступают с входов 13₈-13₁₁ блока 13 в блок 112. Как уже было сказано при описании работы блока 112, тактовые импульсы, которые поступают на вход 113₃, изменяют состояние счетчиков блока 112, что дает возможность последовательно перебрать все возможные пары (х_сд, y_сд) величин сдвига изображения по координатам х и y. Величина х_тек посылается на выход 112₇, y_тек на выход 112₁₀, а значения сдвигов для каждого угла, равные
δ_θ1 х_сд.соs θ₁ + y_сд.sin θ₁
δ_θ2 х_сд.соs θ₂ + y_сд.sin θ₂ посылаются соответственно на выходы 112₈ и 112₉.

Вычисленное значение сдвига подается на вход 95₉ блока 95. Поскольку циклический сдвиг в регистре 132 может осуществляться только в одну сторону, то его величина должна всегда быть положительной. Поэтому, если величина вычисленного значения сдвига, подаваемого на вход 95₉, отрицательна (т.е. в бите знака записана логическая "единица"), то происходит отпирание ячейки И 140 и запирание ячейки 142, управляющий импульс задерживается в элементе 141 на время τ₃ проведения вычислений в сумматоре 144. В сумматоре 148 поступившее с входа 95₉ отрицательное значение сдвига складывается с максимальным значением сдвига δ_сдmax (т.е. происходит сдвиг на период), а в результате значение, получаемое на выходе элемента 148, оказывается положительным. Формирователь 143 кода обеспечивает работу мультиплексора 144 в режиме пропускания информации с нижнего входа (если бы значение сдвига было положительным, то через мультиплексор 144 пропускалась бы информация, поступающая с входа 95₉).

Величина сдвига записывается в счетчик 146 (он выполняет те же функции, что и счетчик 217 блока 15). Выполнение процедуры циклического сдвига осуществляется в регистре 132 подобно тому, как это делалось в регистре 202 блока 15. По окончании циклического сдвига появляется импульс на выходе счетчика 146, опрокидывающий триггер 147. Сигнал логического "нуля" с Q-выхода этого триггера запирает ячейку И 138, и поступление тактовых импульсов через нее прекращается (см. фиг. 22п). Кроме того, запирается ключ 133 и отпирается ключ 135, подготавливая вывод зарядовых пакетов из регистра 132. Сигнал логической "единицы" с -выхода триггера 147 через выход 95₁₁ блока 95 подается на первый вход ячейки И 103. Логическая единица на второй вход этой ячейки подается с аналогичного выхода блока 96 в тот момент, когда закончится выполнение циклического сдвига во введенной туда второй строке матрицы параметров Х₀ (в общем случае, поскольку величины циклического сдвига в блоках 95 и 96 могут быть различными, окончание сдвига в этих блоках будет не одновременным).

После прихода логических "единиц" на оба входа элемента И 103, в формирователе 104 генерируется импульс, опрокидывающий триггер 118. Логическая "единица" с его Q-выхода отпирает ячейку И 119 (см. фиг. 22р), обеспечивая поступление тактовых импульсов в блоки 95 (вход 95₆) 96 и 14 (вход 14₅). В этих блоках тактовые импульсы пересылаются в ФФИ 134 и 177, с использованием которых производится последовательный вывод зарядовых пакетов циклически сдвинутых строк в дополнительный блок 17 сравнения, где производится сравнение зарядовых пакетов с содержимым эталонных строк, хранящихся в регистрах 175 и 176 блока 14.

Процедура сравнения, осуществляемая в блоке 14, абсолютно идентична процедуре, проводимой в блоке 16, с той лишь разницей, что в аналоговом интеграторе 182 складываются модули разностей ошибок сравнения двух пар строк, а не одной пары, как это было в блоке 16. Текущие значения координат сдвига по осям х и y, для которых величина ошибки сравнения минимальна, хранятся в регистрах 191 и 192.

После вывода всех зарядовых пакетов из регистров 132, 175 и 176, процедура сравнения заканчивается, и появляется импульс на выходе счетчика 120 (его коэффициент пересчета равен (3N_θ + 1). Этим импульсом опрокидывается триггер 118, и начинается новый цикл процедуры сравнения, но уже для других значений х_сд и y_сд.

Так происходит до тех пор, пока не будет произведена проверка для всех возможных сочетаний пар (х_сд и y_сд). После обработки последней пары (х_сд и y_сд) появляется импульс на втором (нижнем) выходе счетчика 169 блока 112. Этот импульс через выход 112₁₁ блока 112 подается на R-вход триггера 117 блока 13. Этот триггер опрокидывается, и процесс вычисления координат сдвига изображения в блоке 13 прекращается. Значения х_сд и y_сд, записанные к этому времени в регистрах 191 и 192, принимаются за окончательные и подаются на выход устройства через выходы 14₁₂ и 14₁₃ блока 14.

Сигнал логической "единицы" с Q-выхода триггера 117 через выход 13₂₁ блока 13 и вход 4₅ блока 4 поступает на R-вход триггера 40 блока 4, опрокидывая этот триггер. Таким образом, схема устройства приходит в состояние, в котором она была перед началом работы и начинается распознавание очередного изображения.

Для управления этим процессом используются тактовые импульсы, поступающие с выхода 27 блока 2 на вход 43 блока 4. Время необходимо для записи контура обрабатываемого изображения в элемент 19 блока 2. После заполнения регистра 37 блока 4, а, следовательно, освобождения выходного регистра матрицы 24, с выхода 26 блока 2 (см. фиг. 22а) поступает импульс на вход 44 блока 4 и на вход 132 блока 13, с помощью которого производится считывание информации из регистра 37 в блоки 5 и 13 (через выход 47 и входы 52 и 131) и передача очередной строки матрицы 24 в ее выходной регистр. Этот управляющий импульс подается через выход 48 и вход 112 в блок 11 промежуточной памяти для записи строки промежуточных спектральных коэффициентов в ячейки 63 блока 11. Контакты коммутаторов 5 и 8 находятся в положениях, обеспечивающих пропускание строк в блоки 6 и 7, вычисление коэффициентов Q-спектра и пересылку их в блок 11. Для управления процессом вычисления коэффициентов Q-спектра используется тактовые импульсы, поступающие с выхода 26, блока 2 на вход 71 блока 7. Фазовые импульсы для записи информации в ячейки 63 формируются в ФФИ 67. Контакты коммутатора 68 находятся в положении, обеспечивающем параллельное передвижение строк сверху вниз. Этот процесс продолжается до тех пор, пока не будут заполнены все ячейки 63 блока 11 промежуточной памяти и ячейки 121 блока 13.

В соответствии с принципом работы устройства первое срабатывание счетчика 39 (сразу после включения устройства) должно произойти после поступления (6N + 2) импульсов на его вход, а затем он должен срабатывать всякий раз после поступления (3N + 1) импульсов. Для этого при начальной установке системы в счетчик 39 записывается значение (3N + 1), а выход, имеющий коэффициент пересчета (6N + 1), соединяется с входом обнуления. Выходной сигнал элемента 39 снимается с выхода, имеющего коэффициент пересчета (3N + 1) импульсов, на выходе элемента 39 сигнала не будет, а произойдет только обнуление счетчика 39, а затем после поступления (3N + 1) импульсов счетчик будет срабатывать.

К моменту заполнения ячеек 63 и 121 на вход счетчика 39 поступит (6N + 1) импульсов. С поступлением следующего импульса появляется импульс на его выходе, который опрокидывает триггеры 40 и 43 (см. фиг. 22б), что, в свою очередь, обеспечивает отпирание ячеек И 41 и 42, запирание схемы 32 совпадения блока 3 и прекращение выполнения преобразования Х0. Сигнал логической единицы с выхода триггера 40 поступает через выход 49 блока 4 на входы 51 блока 5, 81 блока 8, 114 блока 11 и производит переключение контактов коммутаторов 45, 51 и 68 в противоположное положение. При этом коммутатор 5 начинает пропускать на выход 54 информационные сигналы с входа 53, коммутатор 8 информационные сигналы с входа 82 на вход 83, а блок 11 промежуточной памяти перемещает параллельно не строки, а столбцы элементов 63 при подаче на них фазовых импульсов.

Далее начинается параллельный вывод столбцов матрицы 11 в коммутатор 5 для вычисления коэффициентов Q-спектра по координате, а также в буферную матрицу 195 блока 15. Тактовые импульсы, управляющие этим процессом, поступают с элемента И 42 блока 4 через выход 412 (см. фиг. 22в) на входы 72 блока 7, 92, блока 9, 113 блока 11 и 152 блока 15.

После вывода и обработки всех зарядовых пакетов, находившихся в ячейках 63 блока 11, срабатывает счетчик 44 (его коэффициент пересчета равен (3N + 1) блока 4 и опрокидывает триггер 43. Запирается ячейка И 42 и прекращается поступление тактовых импульсов на выход 412 блока 4. Сигнал с выхода счетчика 44, кроме того, поступает через выход 414 на управляющий вход 91 блока 9 памяти и на управляющий вход 102 классификатора 10. При этом производится классификация объекта, и на выходе 103 классификатора 10 появляется информация о классе объекта в унитарном коде.

На третьем этапе работы устройства производится вычисление угла поворота объекта. Этот этап реализуется в блоках 15 и 16 устройства.

Положительный перепад напряжения с RS-выхода триггера 43 подается через выход 413 на вход 125 блока 12 эталонов, а затем на считывающий вход ПЗУ 83 для считывания хранящегося так по заданному адресу номера строки буферной матрицы 195 блока 15, которая будет использоваться для вычисления угла поворота объекта. Адрес, по которому считывается информация из ПЗУ 83 блока 12, формируется в результате записи в регистр 82 двоичного кода номера класса, получаемого с выхода шифратора 81. Значение кода, формируемого в шифраторе 81, определяется тем, какой из его входов является активным в этот момент (это, в свою очередь, определяется информацией о классе объекта, поступающей в этот момент с выхода 103 блока 10 на вход 123 блока 12. В элементе 80 блока 12 вырабатывается код, обеспечивающий работу регистра 82 в режиме записи входной информации.

Сигнал с активного входа 123 блока 12 поступает через формирователь 69 на считывающие входы соответствующих ПЗИ-регистров 70, 71 и 72, обеспечивая возможность неразрушающего считывания хранящейся в них информации в регистры 73, 75 и 77 соответственно.

Считанное из ПЗУ 83 значение номера строки матрицы 192 подается в параллельной форме через выход 1212 блока 12 и вход 153 блока 15 на адресный вход 1954 буферной матрицы 195. Это позволяет открыть для считывания ячейку 230 блока 195, определяемую дешифратором 234, что дает возможность в дальнейшем выводить информацию из выбранной строки матрицы 195.

Начало третьего этапа работы устройства определяется поступлением импульса на управляющий вход 155 блока 15 с выхода счетчика 44 блока 4 через выход 1414 этого блока. При этом опрокидываются триггеры 211 и 224 (см. фиг. 22г), отпирая ячейки И соответственно 205 и 221, что дает возможность поступления тактовых импульсов (см. фиг. 22д), с выхода 411 блока 4 на вход 154 блока 15 и далее на другие элементы этого блока. Тактовые импульсы поступают также на счетчики 193 и 206, ФФИ 196 и через выход 156 блока 15 на входы 122 блока 12 и 161 блока 16. Счетчик 193 производят деление последовательности тактовых импульсов на 3, т.е. в блок 195 поступает каждый третий тактовый импульс последовательности. Далее тактовые импульсы поступают в ФФИ 231 матрицы 195, где формируются фазовые импульсы, обеспечивающие вывод информации из ячеек 229 аналоговой памяти в регистр 197 блока 15. Формируемые в ФФИ 196 фазовые импульсы управляют передвижением зарядовых пакетов в регистре 197. Тактовые импульсы с входа 122 блока 12 поступают на ФФИ 74, а с входа 161 блока 16 на ФФИ 235. Формируемые в указанных ФФИ последовательности фазовых импульсов обеспечивают последовательный перевод зарядовых пакетов строки эталонной промежуточной матрицы спектральных коэффициентов из регистра 73 блока 12 в регистр 236 блока 16.

После вывода всех элементов выбранной строки буферной матрицы 195 в регистр 197 и всех элементов регистра 73 в регистр 236, появляется импульс на выходе счетчика 206 (он имеет коэффициент пересчета, равный (3N + 1), что приводит к опрокидыванию триггера 211, а также к неразрушающему считыванию информации, хранящейся в регистре 197, в регистр 199 (импульс считывания поступает через элемент ИЛИ 198). Импульс считывания, кроме того, подается через выход 157 блока 15 и вход 162 блока на неразрушающее считывание информации из регистра 236 в регистр 237. Сигнал логического "нуля" с Q-выхода триггера 211 запирает ячейку И 205, и прохождение через нее тактовых импульсов прекращается. Кроме того, этим же сигналом таким образом коммутируются ячейки матрицы 195, чтобы подготовить ее к записи элементов промежуточной матрицы спектральных коэффициентов очередного обрабатываемого изображения.

Положительный перепад с Q-выхода триггера 211 обуславливает формирование импульса на выходе элемента 225. Этим импульсом опрокидывается триггер 213 (см. фиг. 22е). Положительный перепад с его Q-выхода отпирает ячейку И 207, после чего он начинает пропускать тактовые импульсы (см. фиг. 22ж). Сигнал низкого уровня с Q-выхода триггера 213 запирает ячейку И 214. Тактовые импульсы с выхода элемента И 207 поступают на ФФИ 200 и через ячейку ИЛИ 208 (см. 22з) на ФФИ 224. Указанные формирователи генерируют последовательности фазовых импульсов, под действием которых зарядовые пакеты последовательно пересылаются из регистра 199 в регистр 202. После пересылки всех зарядовых пакетов срабатывает счетчик 212 (его коэффициент пересчета равен (3N + 1) и опрокидывает триггер 213. Ячейка И 207 запирается и прекращается поступление тактовых импульсов в ФФИ 200 и 204.

Положительный перепад с Q-выхода триггера 213 поступает на вход ячейки И 214. На другой вход этой ячейки поступает сигнал логической "единицы" с Q-выхода триггера 225. (Это определяется его начальной установкой), а на третий вход последовательность тактовых импульсов. В результате первый тактовый импульс проходит через ячейку И 214 и производит следующие действия: опрокидывает триггер 225, сигнал с Q-выхода которого запирает ячейку И 214, не давая возможность пропускать другие тактовые импульсы; опрокидывает триггер 218, так что появившийся на его Q-выходе сигнал логической "единицы" отпирает ячейку И 219 и переключает ключи 203 и 210 таким образом, чтобы ключ 203 замкнулся, а ключ 210 разомкнулся; изменяет на "единицу" состояния счетчика 215; обеспечивает формирование кода в ячейке 216, посредством которого код состояния счетчика 215 в параллельной форме переписывается в счетчик 217.

Код состояния счетчика 215 фактически задает величину текущего циклического сдвига (т.е. текущего угла поворота объекта относительно эталона).

Поскольку, как было сказано выше, сигналом Q-выхода триггера 218 открывается ячейка И 219, через нее начинают проходить тактовые импульсы. Эти импульсы через ячейку ИЛИ 208 проходят на ФФИ 204, обеспечивая формирование фазовых импульсов для циклического сдвига зарядовых пакетов в регистре 202. Величина сдвига определяется состоянием счетчика 217, поскольку после каждого сдвига элементов в регистре 202 состояние счетчика 217 уменьшается на единицу в результате подачи каждого третьего тактового импульса (через счетчик-делитель на 3 элемент 220) на формирователь кода 216, в свою очередь, генерирует соответствующий код управления счетчиком 217.

Процесс циклического сдвига зарядовых пакетов в регистре 202 продолжается до тех пор, пока состояние счетчика 217 не станет равным нулю. При этом появляется импульс на выходе этого счетчика, в результате чего опрокидывается триггер 218, запирается ячейка И 219, прекращается поступление тактовых импульсов на ФФИ, запирается ключ 203 и отпирается ключ 210; опрокидывается триггер 236 (см. фиг. 22и), отпирается ячейка И 227 (см. фиг. 22к), тактовые импульсы подаются через ячейку ИЛИ 208 в ФФИ 204, а также через выход 1511 блока 15 и вход 16 в ФФИ 238 блока 16. Под действием формируемых в блоках 204 и 238 фазовых импульсов зарядовые пакеты из регистров 202 и 237 начинают синхронно поступать на вход сумматора-вычислителя 239 блока 16 (зарядовые пакеты из регистра 202 проходят через ключ 210 блока 15, выход 158 этого блока и вход 165 блока 16).

В устройстве 240 вычисление модуля происходит выделение абсолютного значения разности соответствующих ячеек регистров 202 и 237, а в интеграторе 241 эти значения суммируются. Суммирование происходит до тех пор, пока все зарядовые пакеты не будут выведены из регистров 202 и 237. В момент окончания этого процесса срабатывает счетчик 238, имеющий коэффициент пересчета (3N + 1), что влечет за собой следующее: импульс с выхода счетчика 238 через выход 1510 и вход 167 подается на ключевые схемы 244 и 246 блока 16, отпирая их. Если сигнал с выхода блока 24к1 оказывается меньшим, чем пороговый сигнал, записанный в аналоговом регистре 245 (сравнение производится в компараторе 247), то на выходе компаратора 247 появляется положительный перепад, преобразуемый в формирователе 249 в импульс. Этот импульс поступает в цифровой регистр 250, вызывая запись параллельного кода текущего угла поворота изображения с выхода 159 блока 15 через вход 16э в регистр 250 блока 16. Кроме того, импульс с выхода формирователя 249 через элемент ИЛИ 248 поступает в регистр 245, обеспечивая запись содержимого интегратора 241 в этот регистр. Таким образом, в регистре 245 постоянно хранится значение минимальной ошибки воспроизведения эталона, а в регистре 250 величина угла поворота изображения, соответствующая этой ошибке (в начале работы устройства по сигналу с входа 166 производится запись начального содержимого регистра 245 из блока 243 начальной установки: для записи используется импульс, проходящий через элемент ИЛИ 248 на вход регистра 245, значение, хранящееся в блоке 243, заведомо большее, чем любое возможное значение выходного сигнала интегратора 241).

Импульс с выхода счетчика 228, поступая через элемент ИЛИ 198 на входы считывания регистров 197 блока 15 и 236 блока 16, обеспечивает неразрушающее считывание хранящейся в них информации в регистры 199 и 237 соответственно.

Опрокидывается триггер 236, что ведет к запиранию ячейки И 227 и прекращению поступления тактовых импульсов в ФФИ 204 и 238, а также к поступлению положительного перепада напряжения с выхода триггера 236 через элемент ИЛИ 222 на формирователь импульса 223. Получаемый на выходе элемента 223 импульс опрокидывает триггер 213. Процесс сравнения строк эталонной и промежуточной матриц повторяется, но уже для другого значения циклического сдвига. При этом всякий раз, когда величина текущей ошибки, получаемой в интеграторе 241, оказывается меньшей, чем значение, записанное в регистре 245, происходит перезапись этого значения на текущее (сразу же перезаписывается текущее значение угла поворота изображения в регистре 250).

Процесс сравнения продолжается до тех пор, пока не будут перебраны все возможные значения угла поворота изображения. После окончания обработки последнего значения угла появляется импульс на обнуляющем выходе счетчика 215. Этим импульсом счетчик 215 самообнуляется. Значение угла поворота изображения, записанное к этому времени в регистре 250 блока 16, принимается за величину угла поворота изображения. Кроме того, импульс с выхода счетчика 215 поступает на R-вход триггера 224, опрокидывая его. Сигнал логического "нуля" с Q-выхода триггера запирает ячейку И 221, запрещая пропускание тактовых импульсов в блок 15. Положительный перепад с Q-выхода триггера 224 через выход 1512 блока 15 поступает на вход 133 блока 13, инициализируя его работу.

На четвертом этапе работы устройства вычисляются величины сдвига распознаваемого изображения по координатам х и y. Реализация этого этапа производится в блоках 13 и 14 устройства. Общий принцип работы этих блоков во многом соответствует принципу работы блоков 15 и 16. Положительный перепад напряжения, поступающий на вход 133; задерживается элементом задержки 97 на время проведения вычислений в блоке 98. Далее положительный перепад поступает на формирователи импульса 105 и 116, которые вырабатывает импульсы, опрокидывающие триггеры соответственно 106 и 117 (см. фиг. 22л). Отпираются ячейки И 99 и 113, после чего тактовые импульсы со входа 137 блока 1?3 начинает поступать в этот блок (см. фиг. 22м). Положительный перепад с входа 923 коммутирует блок 124 матрицы 92 таким образом, чтобы обеспечить вывод выбранных строк через выходы 926 и 927. Адреса строк вычисляются в блоке 98 и подаются в матрицу 92 через входы 924 и 925. Для вычисления адресов строк используется информация об углах 1 и 2. Эта информация считывается из ПЗУ 84 и 87 блока 12 путем подачи сигнала считывания с выхода 1512 блока 15 на вход 126 блока 12. Кроме значений углов 1 и 2 считываются тригонометрические функции этих углов из ПЗУ 85, 86, 88 и 89 для вычисления значений сдвига. Адреса ячеек ПЗУ определяются классом объекта, который определен ранее. Адрес хранится в регистре 82 блока 12. Выбранные строки матрицы 92 выводятся через выходы 926 и 927 в блоки 95 и 96 соответственно, где производится их циклический сдвиг. Поскольку работа блоков 95 и 96 абсолютно идентична, рассмотрим работу только блока 95. Тактовые импульсы поступают на ФФИ 93, 94 и 123, обеспечивая формирование фазовых импульсов, переводящих выбранную строку матрицы 92 и регистр 123 блока 96. После заполнения регистра 129 срабатывает счетчик 100 и происходит неразрушающее считывание содержимого регистра 129 в регистр 130. Кроме того, опрокидывается триггер 109 (см. фиг. 22н) и тактовые импульсы начинают пропускаться через ячейку И 107 (см. фиг. 22о). Далее под действием фазовых импульсов, формируемых в ФФМ 101, 76, 78 и 172, производится последовательный вывод зарядовых пакетов из регистра 130 в регистр 132, из регистр 75 в регистр 173 и из регистра 77 в регистр 174.

Величины сдвигов, используемых в блоках 95 и 96, вычисляются в блоке 112. Тригонометрические функции синуса и косинуса углов 1 и 2 считываются из ПЗУ 85, 86, 88 и 89 и поступают с входов 138-1311 блока 13 в блок 112. Как уже было сказано при описании работы блока 112, тактовые импульсы, которые поступают на вход 1133, изменяют состояние счетчиков блока 112, что дает возможность последовательно перебрать все возможные пары (хсд, yсд) величин сдвига изображения по координатам х и y. Величина хтек посылается на выход 1127, yтек на выход 11210, а значения сдвигов для каждого угла, равные
1 хсд.соs 1 + yсд.sin 1
2 хсд.соs 2 + yсд.sin 2 посылаются соответственно на выходы 1128 и 1129.

Вычисленное значение сдвига подается на вход 959 блока 95. Поскольку циклический сдвиг в регистре 132 может осуществляться только в одну сторону, то его величина должна всегда быть положительной. Поэтому, если величина вычисленного значения сдвига, подаваемого на вход 959, отрицательна (т.е. в бите знака записана логическая "единица"), то происходит отпирание ячейки И 140 и запирание ячейки 142, управляющий импульс задерживается в элементе 141 на время 3 проведения вычислений в сумматоре 144. В сумматоре 148 поступившее с входа 959 отрицательное значение сдвига складывается с максимальным значением сдвига сдmax (т. е. происходит сдвиг на период), а в результате значение, получаемое на выходе элемента 148, оказывается положительным. Формирователь 143 кода обеспечивает работу мультиплексора 144 в режиме пропускания информации с нижнего входа (если бы значение сдвига было положительным, то через мультиплексор 144 пропускалась бы информация, поступающая с входа 959).

Величина сдвига записывается в счетчик 146 (он выполняет те же функции, что и счетчик 217 блока 15). Выполнение процедуры циклического сдвига осуществляется в регистре 132 подобно тому, как это делалось в регистре 202 блока 15. По окончании циклического сдвига появляется импульс на выходе счетчика 146, опрокидывающий триггер 147. Сигнал логического "нуля" с Q-выхода этого триггера запирает ячейку И 138, и поступление тактовых импульсов через нее прекращается (см. фиг. 22п). Кроме того, запирается ключ 133 и отпирается ключ 135, подготавливая вывод зарядовых пакетов из регистра 132. Сигнал логической "единицы" с Q-выхода триггера 147 через выход 9511 блока 95 подается на первый вход ячейки И 103. Логическая единица на второй вход этой ячейки подается с аналогичного выхода блока 96 в тот момент, когда закончится выполнение циклического сдвига во введенной туда второй строке матрицы параметров Х0 (в общем случае, поскольку величины циклического сдвига в блоках 95 и 96 могут быть различными, окончание сдвига в этих блоках будет не одновременным).

После прихода логических "единиц" на оба входа элемента И 103, в формирователе 104 генерируется импульс, опрокидывающий триггер 118. Логическая "единица" с его Q-выхода отпирает ячейку И 119 (см. фиг. 22р), обеспечивая поступление тактовых импульсов в блоки 95 (вход 956) 96 и 14 (вход 145). В этих блоках тактовые импульсы пересылаются в ФФИ 134 и 177 с использованием которых производится последовательный вывод зарядовых пакетов циклических сдвинутых строк в дополнительный блок 17 сравнения, где производится сравнение зарядовых пакетов с содержимым эталонных строк, хранящихся в регистрах 175 и 176 блока 14.

Процедура сравнения, осуществляемая в блоке 14, абсолютно идентична процедуре, проводимой в блоке 16, с той лишь разницей, что в аналоговом интеграторе 182 складываются модули разностей ошибок сравнения двух пар строк, а не одной пары, как это было в блоке 16. Текущие значения координат сдвига по осям х и y, для которых величина ошибки сравнения минимальна, хранятся в регистрах 191 и 192.

После вывода всех зарядовых пакетов из регистров 132, 175 и 176, процедура сравнения заканчивается, и появляется импульс на выходе счетчика 120 (его коэффициент пересчета равен (3N + 1). Этим импульсом опрокидывается триггер 118, и начинается новый цикл процедуры сравнения, но уже для других значений хсд и yсд.

Так происходит до тех пор, пока не будет произведена проверка для всех возможных сочетаний пар (хсд и yсд). После обработки последней пары (хсд и yсд) появляется импульс на втором (нижнем) выходе счетчика 169 блока 112. Этот импульс через выход 11211 блока 112 подается на R-вход триггера 117 блока 13. Этот триггер опрокидывается, и процесс вычисления координат сдвига изображения в блоке 13 прекращается. Значения хсд и yсд, записанные к этому времени в регистрах 191 и 192, принимаются за окончательные и подаются на выход устройства через выходы 1412 и 1413 блока 14.

Сигнал логической "единицы" с Q-выхода триггера 117 через выход 1321 блока 13 и вход 45 блока 4 поступает на R-вход триггера 40 блока 4, опрокидывая этот триггер. Таким образом, схема устройства приходит в состояние, в котором она была перед началом работы и начинается распознавание очередного изображения.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для распознавания объекта и определения его угловой ориентации и координат. Обеспечение инвариантного распознавания с возможностью определения параметров сдвига и поворота на изображении достигается введением в устройство датчика видеосигнала, блока преобразования X₀, блока управления, блока формирования информационных и синхронизирующих сигналов, блоков циклического сдвига, блоков сравнения и блока памяти эталонов. 22 ил.

УСТРОЙСТВО ДЛЯ РАСПОЗНАВАНИЯ ИЗОБРАЖЕНИЯ ОБЪЕКТА, содержащее первый коммутатор, выход которого соединен с входом блока функционального преобразования, выход которого подключен к информационному входу вычислительного блока, выход которого соединен с информационным входом второго коммутатора, первый и второй выходы которого подключены к информационным входам соответственно первого блока памяти и второго блока памяти, выход которого соединен с первым информационным входом первого коммутатора, выход первого блока памяти соединен с информационным входом блока классификации, выход которого является первым выходом устройства, отличающееся тем, что в него введены датчик видеосигнала, блок преобразования X₀, блок управления, блок формирования информационных и синхронизирующих сигналов, блок циклического сдвига, блоки сравнения и блок памяти эталонов, первый выход которого соединен с первым тактовым входом первого блока сравнения, выход которого является вторым выходом устройства и подключен к первому информационному входу второго блока циклического сдвига, первый - седьмой выходы которого соединены соответственно с первым и вторым информационными, тактовым, первым - четвертым управляющими входами второго блока сравнения, выходы которого являются третьим и четвертым выходами устройства, второй выход блока памяти эталонов соединен с первым информационным входом первого блока циклического сдвига, первый выход которого подключен к первому управляющему входу второго блока циклического сдвига и входу инициализации блока памяти эталонов, третий - восьмой выходы которого соединены соответственно с вторым - седьмым информационными входами второго блока циклического сдвига, восьмой выход которого подключен к пятому управляющему входу второго блока сравнения и первому управляющему входу блока памяти эталонов, девятый и десятый выходы которого соединены соответственно с шестым и седьмым управляющими входами второго блока сравнения, восьмой управляющий вход которого соединен с девятым выходом второго блока циклического сдвига, вторым управляющим входом блока памяти эталонов и первым управляющим входом первого блока сравнения, информационный вход, второй - пятый управляющие входы и второй тактовый вход которого соединены соответственно с вторым - седьмым выходами первого блока циклического сдвига, первый управляющий вход которого подключен к первому выходу блока формирования информационных и синхронизирующих сигналов и второму управляющему входу второго блока циклического сдвига, десятый выход, тактовый и восьмой информационный входы которого подключены соответственно к первому управляющему входу, тактовому входу и второму выходу блока формирования информационных и синхронизирующих сигналов, третий выход которого соединен с первым тактовым входом вычислительного блока, тактовыми входами первого блока памяти, первого блока циклического сдвига и второго блока памяти, выход которого соединен с вторым информационным входом первого блока циклического сдвига, седьмой выход которого соединен с третьим управляющим входом блока памяти эталонов, четвертый управляющий вход которого подключен к четвертому выходу блока формирования информационных и синхронизирующих сигналов, пятый выход которого соединен с первым управляющим входом второго блока памяти, второй управляющий вход которого подключен к управляющим входам первого и второго коммутаторов и шестому выходу блока формирования информационных и синхронизирующих сигналов, седьмой выход которого соединен с вторым управляющим входом первого блока циклического сдвига и управляющими входами первого блока памяти и блока классификации, выход которого подключен к пятому управляющему входу блока памяти эталонов, выход датчика видеосигнала соединен с информационным входом блока преобразования X₀, первый и второй выходы которого подключены соответственно к информационному и второму управляющему входам блока формирования информационных и синхронизирующих сигналов, восьмой выход которого соединен с управляющим входом блока преобразования X₀, третий выход которого подключен к второму тактовому входу вычислительного блока и тактовому входу блока формирования информационных и синхронизирующих сигналов, третий управляющий вход которого соединен с четвертым выходом блока преобразования X₀, вход инициализации которого подключен к первому выходу блока управления, второй выход которого соединен с четвертым управляющим входом блока формирования информационных и синхронизирующих сигналов, второй выход которого подключен к второму информационному входу первого коммутатора.