УСТРОЙСТВО ДЛЯ ДЕМОДУЛЯЦИИ ДВОИЧНЫХ СИГНАЛОВ Российский патент 1996 года по МПК H04L27/22 

Предполагаемое изобретение относится к области радиосвязи, предназначено для использования в системах передачи дискретных (двоичных) сообщений по каналам связи с рассеянием энергии принимаемых сигналов во времени и по частоте, например в декаметровом канале связи.

Известно устройство (1), содержащее перемножители, выходы которых соединены через сумматоры с входами вычитающих блоков, первый дополнительный сумматор, блок оценки импульсной реакции, реле, ключ, счетчик и линию задержки, вход которой соединен с выходом блока преобразования входного сигнала, второй дополнительный сумматор, вход которого соединен с входом дискриминатора уровня сигнала, регистр сдвига, выхода которого соединены с первыми входами одним перемножителей, выходы счетчика соединены с первыми входами других перемножителей, вторые входы которых соединены с вторыми входами одних перемножителей и выходами блока оценки импульсной реакции, вход которого соединен с одним выходом линии задержки, другие выходы которой соединены с дополнительными входами соответствующих вычитающих блоков, выходы которых через первый дополнительный сумматор соединены с входами второго дополнительного сумматора, причем выход дискриминатора уровня сигнала соединен с первым входом ключа, выход которого через реле соединен с входом регистра сдвига, а соответствующий выход счетчика соединен с вторым входом ключа.

Недостатком данного устройства является снижение достоверности передачи при увеличении скорости передачи из-за ограниченных частотных свойств ключевых перемножителей, управляемых счетчиков.

Известно также устройство (2), содержащее регистр сдвига и блок преобразования входного сигнала, выходы которого подключены к сигнальным входам блоков обработки сигналов, каждый из которых содержит последовательно соединенные линию задержки и блок оценки импульсной реакции, причем вход линии задержки является сигнальным входом блока обработки сигналов, а вход блока преобразования входного сигнала и вход регистра сдвига является соответственно входом и выходом устройства, введены первые и вторые сумматоры и последовательно соединенные вычислительный блок и блок сравнения, а в каждом блоке обработки сигналов компенсатор межсимвольных искажений, первый и второй вычислительные блоки, при этом первые и вторые выходы блоков обработки сигналов подключены к входам соответственно первых и вторых сумматоров, выходы которых подключены к вычислительному блоку, выход блока сравнения подключен ко входу регистра сдвига, выходы которого подключены к управляющим входам блоков обработки сигналов, в каждом из которых соответствующие выходы линии задержки подключены к первому у входу первого вычислительного блока и первым входам компенсатора межсимвольных искажений, выходы которого подключены к вторым входам первого вычислительного блока, выходы блока оценки импульсной реакции подключены к входам второго вычислительного блока, вторым входом компенсатора межсимвольных искажений и третьим входом первого вычислительного блока, выходы которого, а также выходы второго вычислительного блока являются соответственно первым и вторым выходами блока обработки сигналов, управляющими входами которого являются вторые входы блока оценки импульсной реакции и третьи входы компенсатора межсимвольных искажений.

Недостатком данного устройства является быстрый рост числа вспомогательных вычислительных операций (по показательному закону) при увеличении скорости передачи, что делает устройство практически не реализуемым.

Целью предполагаемого изобретения является повышение скорости передачи (при сохранении высокой достоверности приема) за счет использования рекуррентности процедуры демодуляции, основанной на итерационном способе получения регуляризованного решения при непрерывном изменении значений информационных символов, а также за счет упрощения самого устройства.

Это достигается тем, что в устройство для демодуляции двоичных сигналов содержащее регистр сдвига, блок сравнения, многовходовой сумматор, блок выбора и хранения отсчетов выходы которого подключены к сигнальным входам блоков обработки сигналов, каждый из которых содержит линию задержки, блок оценки импульсной реакции, компенсации межсимвольных искажений, первый вычислительный блок, причем вход линии задержки является сигнальным входом блока обработки сигналов, а вход блока преобразования входного сигнала и вход регистра сдвига является соответственно входом и выходом устройства, последний выход линии задержки соединен с первым входом блока оценки импульсной реакции, вторые входы которого соединены с выходами регистра сдвига и с первыми входами компенсатора межсимвольных искажений, являющимися управляющими входами блоков обработки сигналов, все выходы линии задержки, кроме первого, соединены с вторыми входами компенсатора межсимвольных искажений, третьи входы которого соединены с выходами блока оценки импульсной реакции и с входами второго вычислительного блока, первый выход линии задержки и выходы компенсатора межсимвольных искажений соединены с первыми входами первого вычислительного блока, причем выход блока сравнения соединен с входом регистра сдвига, причем выходы второго вычислительного блока соединены с вторыми входами первого вычислительного блока, выход которого является выходом блока обработки сигналов и подключен к соответствующему входу многовходного сумматора, выход которого подключен к соответствующему входу многовходного сумматора, выход которого подключен к входу блока сравнения.

На фиг. 1 представлена функциональная схема предлагаемого устройства, на фиг. 2 схема реализации первого вычислительного блока, на фиг. 3 схема реализации второго вычислительного блока.

Устройство содержит блок выбора и хранения отсчетов 1, блок обработки сигналов 2, линию задержки 3, блок оценки импульсной реакции 4, компенсатор межсимвольных искажений 5, первый вычислительный блок 6, второй вычислительный блок 7, многовходовой сумматор 8, блок сравнения 9, регистр сдвига 10.

Обозначим низкочастотный эквивалент импульсной реакции канала связи с памятью через g(t, ζ). Тогда на входе демодулятора при передаче последовательности кодовых символов b_i} сигнал будет иметь вид:

где t ∈ Ta,
ω(t) мешающий процесс на входе демодулятора,
T длительность тактового интервала,
Ta интервал анализа колебания Z(t).

Будем предполагать, что кодовые символы принимают значение +1, а длительность импульсной реакции не превосходит МТ.

Задачей демодулятора является вынесение решения относительно последовательности кодовых символов b_i} по наблюдаемому на интервале анализа Та колебанию Z(t).

Если взять отсчеты из сигнала Z(t) согласно теореме Котельникова, то выражение (1) можно переписать в матричной форме
Z GB + W (2)
где Z [Z₁, Z₂, Z_м]^T вектор отсчетов принимаемого сигнала на интервале анализа МТ,

B [b₁, b₂, b_м]^T
W = [ω₁,ω₂,...ω_м]^T
где (•)^T сигнал транспонирования.

Элементы вектора определяются из условия:
g_ij g(t,t jT), t ∈ [iT, (i+1)T]
Например, при М 3 выражение (2) имеет вид:

Таким образом при данном выборе матриц в (3) интервал анализа определяется как Та МТ. Такой выбор интервала анализа по сравнению с прототипом, где для функционирования устройства необходимо Та (к + М 2)Т, обусловливает возможность увеличения скорости передачи и определяет преимущество заявляемого устройства перед прототипом, а именно при К М (как принято в прототипе) Та в заявленном устройстве в 2 раза меньше и поэтому существенно меньше влияние этого, что на интервале Та предполагается постоянство отсчетов импульсной реакции. Длительность импульсной реакции в канале постоянна, и при увеличении скорости передачи относительное увеличение интервала анализа в прототипе приведет к существенно большему отстаиванию демодулятора от изменения свойств канала, чем в заявляемом устройстве. Кроме того, при полном переборе гипотез относительно реализации дискретной последовательности b_i} на интервале Та потребуется тем или иным способом проанализировать 2 Ta/T альтернатив реализации этой последовательности. Увеличение Та ведет к увеличению объема вычислений по показательному закону, что препятствует наращиванию скорости передачи в прототипе в большей степени, чем в заявляемом устройстве.

Если бы ω(t) = 0, то уравнение Z > G•B имело бы решение при известной в месте приема матрице G (G^-1 обратная матрица). Решения можно было бы получить из системы уравнений:

являющийся эквивалентной формой записи выражения (2) при W 0.

В случае ω(t) ≠ 0 система (5) может оказаться несовместимой или определитель системы будет близок к нулю, т.е. символ G^-1Z может не иметь смысла. Для того, чтобы гарантировать возможность получения решений из (2) можно рассматривать модифицрованную систему уравнений, отличающуюся от системы (5) наличием смещения α в коэффициентах, расположенных на главной диагонали.

При этом получается решения модифицированной системы имеет вид:

где I единичная матрица.

В соответствии с алгоритмом приема в целом с поэлементным принятием решения для двоичной последовательности (m 2) при использовании противоположных сигналов оценка первого кодового символа на рассматриваемом интервале анализа может быть преобразована в решение по правилу:

При фиксированном интервале анализа интерационная процедура получения регуляризованного решения системы (2), позволяющая уменьшить число операций при решении системы линейных алгебраических уравнений, имеет вид (3):

где

где

где n шаг интерации, ,
G_n строка матрицы G,
Z_n элемент вектора Z.

Нулевое приближение для (В) и (10) выбирается в виде .

Применяя этот метод, можно получить решение уравнения (4), использующее значение матриц γ_n и A_n по каждой итерации: n 1, 2, 3.

Структура формулы (11) показывает, что оценка каждой компоненты вектора В представляет собой весовую сумму отсчетов наблюдаемого колебания на интервале анализа, где в качестве весов выступает произведение вида (1 - G_кA_к), , которые рассчитываются в первом вычислительном блоке 6. Также из (11) следует, что при поступлении нового отсчета, т.е. при переходе от i к (i + 1) интервалу анализа, для вычисления оценки , могут быть использованы оценки . При этом предполагается, что структура формулы (11) сохраняется благодаря использованию обратной связи по решению. Именно такой подход реализован в предлагаемом устройстве. Алгоритмически подход к , с использованием , осуществляется следующим образом.

1. Задается i 0.

2. Резервируются 3 группы ячеек памяти Р₁, P₂, P₃ по 3 элемента в каждой группе. Все ячейки памяти обнуляются.

3. Рассчитываются в первом вычислительном блоке 6 по (9) (10) элементы матриц A₁, A₂, A₃ коэффициенты (1 G₂A₂) (1 - G₃A₃) и коэффициенты G₂A₂, G₃A₃.

4. Производятся вычисления по следующему правилу, которое реализовано
во втором вычислительном блоке 7:
(1 G₃A₃)(1 G₂A₂)A₁Z_i+1 - P₁G₂A₁ P₁
(1 G₃A₃)(A₂Z_i+2 P₂G₃A₂ P₂
A₃Z_i+3 P₃ (12)
5. Складываются первые элементы всех групп Р₁, P₂, P₃. Их сумма представляет собой оценку для , которая затем преобразуется в решение , согласно (7) в блоке сравнения 9.

6. Производится последовательный сдвиг содержимого ячеек памяти Р₁ P₂, P₂ P₃. Эта операция выполняется в заявляемом устройстве во втором вычислительном блоке 7. При поступлении очередного отсчета Z вся процедура повторяется для номера i, увеличенного на единицу, начиная с пункта 3.

Таким образом, используя вычисления i-го шага при вынесении решения на (i + 1)-м шаге удается существенно уменьшить число операций, что позволяет увеличить скорость передачи. Так, например, для канала с медленно меняющимися параметрами, когда можно считать, что свойства канала почти не изменяются при переходе от одного интервала анализа к другому требуется (2М 1) операция умножения матрицы столбца Мх1 на число, (М 1) операция вычитания матриц-столбцов и (М 1) операция перезаписи содержимого памяти из М ячеек. Такое количество вычислительных операций существенно меньше количества требуемого при решении системы линейных уравнений М-го порядка (как и прототипе), а именно, м³. При увеличении скорости передачи увеличивается число М (с относительная память канала) и сложность прототипа растет гораздо быстрее сложности заявляемого устройства. При М > 10 (скорость передачи 2400 бит/с) прототип остановится практически нереализуемым, в то время, как заявляемое устройство будет реализуемо и работоспособно.

Блок 1, на выход которого поступает канальный сигнал представляет собой, как и в прототипе, устройство выборки и запоминания отсчетов, причем число выходов блока 1 равно N 2FT, так что последовательность отсчетов на каждом выходе может рассматриваться как ветвь разнесения (F полоса частот сигнала).

Блок 3 представляет собой дискретно-аналоговую линию задержки, которая, как и в прототипе, в течение тактового интервала Т сохраняет на своих отводах отсчеты выходного сигнала.

Блок 4 оценки импульсной реакции по наиболее задержанному отсчету входного и сигнала с использованием обратной связи по решению, который, как и в прототипе, создает на своих выходах оценки отсчетов импульсной реакции, обновляемые на каждом тактовом интервале Т, т.е. осуществляет сложение за изменяющимися параметрами канала связи. Реализация блока 4 по а.с.N 780211.

Блок 5 компенсатор межсимвольных искажений, который, как и в прототипе, осуществляет вычитание последствия от символов, по которым уже приняты решения, хранящиеся в регистре сдвига 10. Пусть, например, М 3 и на выходе линии задержки 3 в i-й момент времени зафиксировано М отсчетов входного и сигнала: Z_i, Z_i-1, Z_i-2. При этом в регистре сдвига 10 хранятся решения . Компенсация межсимвольных искажений заключается в формировании очищенных отсчетов по правилу:

В выражении (13) оценки отсчетов импульсной реакции, полученные в блоке 4. Отсчет Z_i не обрабатывается в блоке 5, т.к. решение еще только предстоит получить внутри данного тактового интервала на выходе блока 9. Т.к. все решения принимают значение ±1 реализовать блок 9 можно, как и в прототипе, с использованием ключевых перемножителей (например, серий 168, 190, 143) и операционных усилителей (серия 140), включенных по схеме инвертирующего сумматора. Реализация блока 5 и регистра сдвига 10 точно также, как в прототипе.

В первом вычислительном блоке 6 осуществляется вычисление значений 1 - G_кA_к, G_кA_к-1 для , согласно (9), (10), по оценкам импульсной характеристики, поступающим с выхода блока 4 оценки импульсной реакции. Схема устройства, реализующего вычисление в блоке 6 приведена на рис. 2 для случая М 3.

На рис. 2 введены обозначения: МП матричные перемножители, выполняющие операции: МП-1 умножение матрицы, размера 3х3, на матрицу столбец, МП-2, МП-5, МП-6 умножение матрицы строки на матрицу столбец, МП-3 умножение матрицы, размера 3х3, на матрицу размера 3х3, МП-4 умножение матрицы столбца на матрицу строку. Л3 линия задержки на такт, ВУ вычитающее устройство, 1/Х аналоговый вычислитель обратной величины, П аналоговый перемножитель.

При перемножении матриц основной операцией является операция умножения матрицы строки на матрицу столбец:

все блоки рис. 2, обозначение МП, реализуют операцию (14) соответственно столько раз, сколько элементов содержится в результирующей матрице. Реализовать вычисление значение С можно на основе аналоговых перемножителей сигналов 525ПС2 и сумматора, выполненного с использованием операционного усилителя. Схемы включения перемножителей 525ПС2 в операционных усилителей в качестве сумматоров приведены в (4).

Реализация линии задержки ЛЗ на такт аналогично реализации линии задержки 3 прототипа. Вычитающее устройство ВУ-1 реализуется сумматором, на один вход которого подается сигнал, соответствующий 1, а на другой инвертированное значение сигнала с выхода МП-5 ВУ-2 содержит 6 инверторов и 4 вычитающих устройства, аналогичных ВУ-1.

Аналоговый перемножитель П можно реализовать на основе перемножителей 525ПС2. Вычислитель обратной величины 1/Х также можно реализовать на микросхеме 525ПС2, на один вход которой подать постоянный единичный уровень. Схема включения 525АС2 в качестве делителя приведена в (5), стр. 53/59.

Во втором вычислительном блоке 7 формируется по очищенным отсчетам входного сигнала значение оценки по правилу (12). В связи с тем, что для получения оценки символа требуется складывать только первые элементы матриц-столбцов, то вместо схемы умножения матрицы на число может быть использована более простая схема перемножения числа на число. Реализация блока 7 при этом будет иметь вид рис. 3.

Реализация аналоговых перемножителей, линии задержки, вычитающих устройств и сумматора такая же, как в блоке 6. В многовходовом сумматоре 8 осуществляется сложение оценок символа различных ветвей разнесения, что обеспечивает когерентное сложение ветвей. Реализация этого блока аналогична реализации блока 8 прототипа.

Экспериментальная проверка и испытания предложенного устройства в сравнении с прототипом подтвердили, что данное устройство работоспособно с высоким качеством при больших скоростях манипуляции и в канале с межсимвольной интерференцией. В прототипе при увеличении скорости манипуляции резко увеличивается объем оборудования за счет увеличения числа выполняемых операций и ухудшается достоверность передачи настолько, что устройство становится неработоспособным. ЫЫЫ2

Использование: изобретение относится к радиосвязи. Сущность изобретения: устройство содержит один блок выбора и хранения отчетов 1, один блок обработки сигналов 2, одну линию задержки 3, один блок оценки импульсной реакции 4, один компенсатор межсимвольных искажений 5, два вычислительных блока 6, 7, один многовходовый сумматор 8, один блок сравнения 9, один регистр сдвига 10. 3 ил.

Устройство для демодуляции двоичных сигналов, содержащее регистр сдвига, блок сравнения, многовходовой сумматор, блок выбора и хранения отсчетов, выходы которого подключены к сигнальным входам блоков обработки сигналов, каждый из которых содержит линию задержки, блок оценки импульсной реакции, компенсатор межсимвольных искажений, первый вычислительный блок, второй вычислительный блок, причем вход линии задержки является сигнальным входом блока обработки сигналов, а вход блока преобразования входного сигнала и вход регистра сдвига являются соответственно входом и выходом устройства, последний выход линии задержки соединен с первым входом блока оценки импульсной реакции, вторые входы которого соединены с выходами регистра сдвига и первыми входами компенсатора межсимвольных искажений, являющимися управляющими входами блоков обработки сигналов, все выходы линии задержки, кроме первого, соединены с вторыми входами компенсатора искажений, третьи входы которого соединены с выходами блока оценки импульсной реакции и входами второго вычислительного блока, первый выход линии задержки и выходы компенсатора межсимвольных искажений соединены с первыми входами первого вычислительного блока, причем выход блока сравнения соединен с входом регистра сдвига, отличающееся тем, что выходы второго вычислительного блока соединены с вторыми входами первого вычислительного блока, выход которого является выходом блока обработки сигналов и подключен к соответствующему входу многовходового сумматора, выход которого подключен к входу блока сравнения.