УСТРОЙСТВО ДЛЯ КОММУТАЦИИ ПАКЕТОВ ИНФОРМАЦИИ Российский патент 1997 года по МПК G06F13/00 

Изобретение относится к вычислительной технике и может быть использовано для организации межмашинного обмена в распределенных вычислительных комплексах и сетях ЭВМ.

Известно устройство [1] для коммутации сообщений, содержащее блок входного накопителя, блок дешифровки заголовков, блок центрального накопителя, блок микропрограммного управления, арифметико-логический блок, блок приема сообщений, два блока коммутации и блок выдачи сообщений, причем выход блока микропрограммного управления соединен с управляющими входами арифметико-логического блока, блока центрального накопителя и блока входного накопителя, выход которого соединен с первым информационным входом арифметико-логического блока и входом блока дешифрации заголовков, выход которого соединен с входом заголовков блока микропрограммного управления.

Однако это устройство обладает низкими функциональными возможностями, которые обусловлены тем, что оно не позволяет коммутировать пакеты информации по альтернативному пути их передачи и не позволяет отключать требуемого абонента по приему пакетов информации.

Наиболее близким по технической сущности и достигаемому положительному эффекту является устройство [2] для коммутации сообщений, содержащее блоки сопряжения с каналами, имеющие шины приема-передачи и управления, являющиеся входами-выходами устройства, блок микропрограммного управления, первый выход которого соединен с объединенными первыми входами блоков сопряжения, блок оперативной памяти, информационную и адресную шины, приоритетный блок, блок выбора маршрута и блок ведения очередей, первые и второй входы-выходы которого соединены соответственно с адресной и информационной шинами устройства, а третий вход-выход с первым входом-выходом блока оперативной памяти, другой вход которого подсоединен к четвертому выходу блока ведения очередей, пятый выход и четвертый вход которого соединены с вторым входом и выходом блока микропрограммного управления, третий и четвертый выходы которого подсоединены соответственно к адресной шине и первому входу приоритетного блока, выход которого соединен с первым входом блока микропрограммного управления, а второй вход соединен с первым объединенным выходом блоков сопряжения с каналами, вторые и третьи входа-выходы которых соединены соответственно с адресной и информационной шинами устройства, которые соединены также с вторым входом и с входом-выходом блока выбора маршрута, первый выход которого соединен с объединенным первым входом блоков сопряжения с каналами, а третий вход соединен с пятым выходом блока микропрограммного управления.

Однако данное устройство, принятое за прототип, также обладает низкими функциональными возможностями, потому что оно также не позволяет коммутировать пакеты по альтернативному пути их передачи и не позволяет отключать требуемого абонента по приему пакетов информации.

Цель изобретения расширение функциональных возможностей устройства за счет коммутации пакетов информации по альтернативному пути их передачи и обеспечения возможности отключения требуемого абонента по приему пакетов информации.

Сущность изобретения поясняется чертежами.

На фиг. 1 приведена структурная схема устройства; на фиг.2 структурная схема приемного блока; на фиг.3 функциональная схема узла записи приема; на фиг. 4 функциональная схема узла приема; на фиг.5 функциональная схема узла выбора приема; на фиг.6 функциональная схема узла считывания приема; на фиг. 7 структурная схема блока маршрутизации; на фиг.8 функциональная схема узла памяти; на фиг.9 функциональная схема узла анализа; на фиг.10 - функциональная схема узла совпадения; на фиг.11 функциональная схема узла управления; на фиг.12 функциональная схема блока ретрансляции сигналов; на фиг.13 функциональная схема системного арбитра; на фиг.14 функциональная схема узла коммутации; на фиг. 15 функциональная схема узла синхронизации; на фиг.16 структурная схема передающего блока; на фиг.17 функциональная схема узла записи передачи; на фиг. 18 функциональная схема узла передачи; на фиг.19 функциональная схема узла выбора передачи; на фиг. 20 - функциональная схема узла считывания передачи; на фиг.21 формат пакета информации.

Устройство для коммутации пакетов информации (фиг.1) содержит группу приемных блоков 1.1-1.К; блок маршрутизации 2; блок управления 3; блок ретрансляции сигналов 4; системный арбитр 5; блок коммутации 6; блок синхронизации 7; генератор 8 тактовых импульсов; группу передающих блоков 9.1-9.К; группу информационных входов 10.1-10.К; группу выходов синхронизации 11.1-11. К; группу информационных входов 12.1-12.К; группу входов синхронизации 13.1-13. К; первую 14, вторую 15, третью 16 и четвертую 17 группы входов настройки; второй 18 и первый 19 управляющие входы, вход 20 сброса устройства; пятую группу входов настройки 21 и внутренние связи 22 40.

Приемный блок 1 (фиг. 2) содержит узел записи приема 41, группу узлов приема 42.1-42. М, группу узлов выбора приема 43.1-43.М, третий 44.1, четвертый 44.2, первый 47 и второй 49 элементы И, первый 45.1 и второй 45.2 элементы ИЛИ, узел считывания приема 46, элемент И-НЕ 48, внутренние связи 50-71.

Узел записи приема 41 (фиг.3) содержит первый элемент ИЛИ 72, первый элемент И 73, первый счетчик 74, первый дешифратор 75, второй элемент ИЛИ 76, второй 77, третий 78 и четвертый 79 элементы И, второй дешифратор 80, второй счетчик 81, схему сравнения 82, триггер 83, сдвиговый регистр 84, пятый элемент И 85.

Узел приема 42 (фиг.4) содержит первый 86 и второй 87 элемента И группы, первый 88, второй 89, третий 90, четвертый 91 и пятый 92 элементы И, оперативное запоминающее элемент (ОЗУ) 93, шестой 94, седьмой 95, восьмой 96, девятый 97, десятый 98 и одиннадцатый 99 элементы И, третий 100 и четвертый 101 элементы И группы, первый 102 и второй 103 регистры, пятый 104 и шестой 105 элементы И группы, элемент ИЛИ 106 и триггер 107.

Узел выбора приема 43 (фиг.5) содержит первый элемент НЕ 108, первый 109 и второй 110 элементы И, второй элемент НЕ 111, третий 112, четвертый 113 и пятый 114 элементы И, первый 115 и второй 117 элементы ИЛИ, первый 116 и второй 118 триггеры.

Узел считывания приема 46 (фиг.6) содержит первый 119, второй 120 и третий 121 элементы И, первый счетчик 122,дешифратор 123, четвертый 124 и пятый 126 элементы И, триггер 125, первый 127 и 128 элементы ИЛИ, второй счетчик 129 и шестой элемент И 130.

Блок маршрутизации 2 (фиг.7) содержит узел памяти 131, узел анализа 132 и внутренние связи 133-136.

Узел памяти 131 (фиг.8) содержит первый 137, второй 139, четвертый 140 и третий 141 элементы И группы, пятый, шестой, седьмой и восьмой элементы И 138.1-138.4 группы, четыре оперативных запоминающих элемента 142.1-142.4, четыре элемента ИЛИ 143.1-143.4, элемент ИЛИ 144, элемент задержки 145, триггер 288.

Узел анализа 132 (фиг. 9) содержит третью группу элементов И 146.1 - 146.4, вторую группу элементов И 147.1-147.4, первый элемент И 148 группы, дешифратор 149, первый элемент ИЛИ 150, второй элемент ИЛИ 151, регистр 152, формирующий элемент 153, второй элемент И 154 группы, первый 156 и второй 155 элементы задержки, первый 157, второй 159, третий 160 и четвертый 163 элементы И, элемент НЕ 158, третий 161 и четвертый 162 элементы ИЛИ, группу триггеров 164.1-164. К, группу элементов ИЛИ 165.1-165.К, схему сравнения 166, группу элементов совпадения 167.1-167.4, первую группу элементов И168.1-168.4, внутренние связи 169-172.

Элемент совпадения 167 (фиг.10) содержит первый 173 и второй 174 элементы ИЛИ, первую группу элементов И 175.1-175. К, группу элементов НЕ 176.1-176.К, вторую группу элементов И 177.1-177.К, дешифратор 178.

Блок управления 3 (фиг.11) содержит матрицу триггеров 179.11-179.КК и матрицу элементов И 180.11-180.КК.

Блок ретрансляции сигналов 4 (фиг. 12) содержит первую 181.1-181.К и вторую 182.1-182.К группу элементов И.

Системный арбитр 5 (фиг.13) содержит третью 183.1-183.К, вторую 187.1-187. К и первую 190.1-190.К группы элементов И, третью 184.1-184.К, вторую 186.1-186. К и первую 189.1-189.К группы элементов ИЛИ, вторую 185.1-185.К и первую 188.1-188.К группы триггеров, группу элементов НЕ 191.1-191.К, первый 192, второй 193, третий 194, четвертый 195 и пятый 196 элементы И, счетчик 197 и дешифратор 198.

Блок коммутации 6 (фиг.14) содержит матрицу элементов И 199.И-199.КК и группу элементов ИЛИ 200.1-200.К.

Блок синхронизации 7 (фиг.15) содержит матрицу элементов И 201.11-201.КК и группу элементов ИЛИ 202.1-202.К.

Передающий блок 9 (фиг. 16) содержит узел записи передачи 203, группу узлов передачи 204.1-204.Н, группу узлов выбора передачи 205.1-205.Н, первый 206 и второй 207 элементы ИЛИ, узел считывания передачи 208, первый и второй 210 элементы И внутренние связи 211-233.

Узел записи передачи 203 (фиг. 17) содержит первый 234 и второй 240 элементы ИЛИ, первый 235 и второй 238 элементы И, первый 236 и второй 242 счетчики, первый 237 и второй 241 дешифраторы, формирующий элемент 239.

Узел передачи 204 (фиг.18) содержит 243 и второй 244 групповые элементы И, первый 245, второй 246, третий 248, четвертый 249, пятый 250, шестой 251 и седьмой 255 элементы И, ОЗУ 247, первый 252 и второй 254 триггеры, элемент ИЛИ 253.

Узел выбора передачи 205 (фиг. 19) содержит первый 256 и второй 259 элементы НЕ, первый 257, второй 258, третий 260, четвертый 261 и пятый 262 элементы И, первый 263 и второй 265 элементы ИЛИ, первый 264 и второй 266 триггеры.

Узел считывания передачи 208 (фиг.20) содержит первый 267 второй 271, третий 273, четвертый 275, пятый 277 и шестой 281 элементы ИЛИ, формирующий элемент 268, первый 269 и второй 278 триггеры, первый 270, второй 279, третий 283, четвертый 284 и пятый 285 элементы И, группу элементов И 272, сдвиговый регистр 274, первый 276, второй 280 и третий 286 счетчики, первый 282 и второй 287 дешифраторы.

Устройство для коммутации пакетов работает следующим образом. Передача потоков информации, коммутируемых устройством, осуществляется в виде пакетов. Формат пакетов, обрабатываемых устройством, представлен на фиг.21. Каждый пакет, кроме передаваемой информации, содержит адрес центра коммутации пакетов назначения, признак приоритета и адрес абонента назначения. В качестве центра коммутации пакетов (ЦКП) используется такое же устройство, как и предлагаемое.

Перед началом приема (передачи) пакета информации принимается (передается) байт синхронизации (01111110). Формат пакета с байтом синхронизации в общем случае могут иметь другой вид как по своему содержанию, так и по размерности. В этом случае происходит прямое наращивание (сокращение) соответствующих регистров, счетчиков, а также других соответствующих логических элементов без изменения содержания и порядка функционирования (выполнения логических операций) предлагаемого устройства.

Устройство позволяет коммутировать пакеты информации, принимаемые и передаваемые по К дуплексным каналам связи, причем число К может быть любым целым числом.

Перед началом работы устройства все регистры, счетчики, триггеры и ОЗУ устанавливаются в исходное (нулевое) состояние сигналом PECET, поступающим на вход 20 устройства.

После этого осуществляется настройка блока маршрутизации 2 на обработку пакетов информации. Процесс настройки блока маршрутизации 2 начинается с того, что на вход 19 устройства подается сигнал, который устанавливает триггер 288 в нулевое состояние. Так как триггер 288 находится в нулевом состоянии, то потенциал нулевого уровня П1 поступает на входы установки режимов работы (ОЗУ) элементов 142.1-142.4 и устанавливает в них режим записи информации. Потенциал единичного уровня П2 с инверсного выхода триггера 144 поступает на управляющие входы элементов И группы 137, 138.1-138.4, 141 и открывает их. После этого на вход 16.1 устройства подается разрешающий потенциал единичного уровня П3.1, который свидетельствует о том, что первоначально будет произведена запись информации в (ОЗУ) элемент 142.1. Вслед за этим на шине 14 устройства появляется адрес первой ячейки записи (ОЗУ) элемента 142.1, а на шине 15 устройства появляется информация о содержимом этой ячейки. В результате эта информация записывается в первую ячейку записи (0ЗУ) элемента 142.1. После этого на шине 14 устройства появляется адрес второй ячейки (0ЗУ) элемента 142.1 с соответствующей ей информацией на шине 15 устройства и происходит запись информации во вторую ячейку (ОЗУ) элемента 142.1. Аналогичным образом прописываются все остальные ячейки (ОЗУ) элемента 142.1. Затем происходит снятие потенциала П3.1 и появляется разрешающий потенциал единичного уровня П3.2 на входе 16.2 устройства, после чего информация записывается в (ОЗУ) элемент 142.2. Вслед за эти аналогично записывается информация в (ОЗУ) элемент 142.3 и (ОЗУ) элемент 142.4.

(ОЗУ) элементы 142 должны иметь следующие минимально возможную организацию:
142.1-142.2 l•r;
142.3-142.4 v•r;
где r число разрядов одной ячейки ОЗУ 142,r log₂К+2;
l общее число абонентов, связанных с данным ЦКП;
v общее число ЦКП в сети.

Для формата пакета представленного на фиг.21 l-2⁸ 1= 255, а v= 2⁷ 1 127.

После записи информации в (ОЗУ) элементы 142.1-142.4 подается сигнал на вход 18 устройства, в результате чего триггер 288 переходит в единичное состояние и потенциал единичного уровня с его прямого выхода выбирает (ОЗУ) элементы 142.1-142.4 и устанавливает их в режим считывания информации. Настройка блока маршрутизации 2 заканчивается подачей на группу входов 17 устройства потенциального кода, который соответствует номеру данного ЦКП.

После этого на группу входов 21 устройства подаются потенциалы нулевого и единичного уровней в соответствии с байтом синхронизации. Например, как показано на фиг. 21, байт синхронизации имеет вид 01111110.

Вслед за этим устройство переходит непосредственно в режим обработки (коммутации) пакетов. Процесс обработки пакета информации начинается с поступления в последовательном коде байта синхронизации на один из информационных входов устройства 10.1 10.К. Предположим, что по второму информационному входу 10.2 устройства поступил байт синхронизации, в вслед за ним пакет информации. Эта информация поступает на информационный вход 8-ми разрядного сдвигового регистра 84(фиг. 3) и тактовыми импульсами, поступающими с генератора 8, записывается в него. После записи байта синхронизации в регистр 84 на его выходах появляется кодовая комбинация 01111110, в результате чего на выходе "РАВНО" схемы сравнения 82 появляется импульс, который поступает на S-вход триггера 83 и переводит его в единичное состояние. Разрешающий потенциал единичного уровня с прямого выхода триггера 83 поступает на первый вход элемента И 85 и открывает его для прохождения тактовых импульсов со связи 38 на счетный вход счетчика 81. Счетчик 91 осуществляет подсчет таковых импульсов и формирует на шине 55 адреса для записи бит пакета информации.

Кроме того, эти адреса дешифрируются в дешифраторе 80 и на его выходах появляются управляющие сигналы, которые синхронизируются тактовыми импульсами соответственно в элементах И 79, 78, 77, в результате чего на связях 54 и 53 поочередно появляются стробирующие импульсы STB1, STB2 Для параллельной записи первого и второго байтов пакета и импульс STB32 признак окончания записи пакета. Импульс STB32 проходит также через элемент ИЛИ 76 и устанавливает регистра 81 и триггер 83 в нулевое состояние. Элементы ИЛИ 72, И 73, счетчик 74 и дешифратор 75 образуют собой схему выбора узла приема 42 для записи в него пакета информации. В зависимости от ситуации сегменты приема могут находиться либо в режиме записи (WR), либо в режиме считывания (RD). Дешифратор 75 формирует потенциалы опроса состояния B-го узла приема 42 на выходе 51.B. Если B-й узел приема 42 находится в режиме считывания информации, то на входе 50.B элемента ИЛИ 72 появляется ответный потенциал, который открывает элемент И 73 для прохождения тактовых импульсов со связи 38 устройства на счетный вход счетчика 74. Пришедший первый тактовый импульс увеличивает на единицу содержимое счетчика 74, в результате чего появляется потенциал опроса на 51.B+1-ом выходе дешифратора 75, а ответный потенциал на 50.B-ом входе элемента ИЛ 72 исчезает. Если узел приема 42. B+1 также находится в режиме считывания, то процесс повторяется снова, а если узел приема 42.B+1 находится в режиме записи, то потенциал опроса на выходе 51.B+1 будет присутствовать до тех пор, пока сегмент приема 42.B+1 не перейдет в режим считывания. Это позволяет осуществить последовательную запись пакетов в те узлы приема 42, которые находятся в режиме записи.

Таким образом, узел записи приема 41 выбирает узел приема 42 для записи приема информации, обеспечивает запись в параллельном коде первого и второго байтов пакета и формирует признак STB32 конца записи пакета информации. Предположим, что узел приема 42.B находится в режиме записи и выбран для записи в него пакета информации. Так как узел приема 42B находится в режиме записи, то его триггер 107 находится в нулевом состоянии и потенциал единичного уровня всего инверсного выхода открывает групповой элемент И 86, устанавливает режим записи в (ОЗУ) элементе 93 и поступает на второй вход элемента И 97. В связи с тем, что узел приема 42.B выбран для записи пакета информации, то на связи 51.В также присутствует разрешающий потенциал единичного уровня, который поступает на первый вход элемента И 97. В результате этого элемент И 97 открывается и разрешающий потенциал единичного уровня с его выхода открывает элементы 88, 91, 92 и 99.

Пакет информации побитно со входа 10.2 устройства проходит через открытый элемент И 88 и, поступая на информационный вход (ОЗУ) элемента 93, записывается в нем. Для записи каждого бита пакета формируется адрес записи в узле записи приема 41, который проходит через открытый групповой элемент И 86 и поступает на границу адресных входов ОЗУ 93. Стробирующие импульсы STB1 и STB2 проходят через открытые элементы И 92 и 91 узла приема 42.B и, поступая на управляющие входы групповых элементов И 100, 101, обеспечивают запись информации первого и второго байтов пакета соответственно в регистры 102 и 103.

После записи последнего бита пакета в ОЗУ 93, узла приема 42.B, на второй вход элемента И 99 поступает импульс STB32, который проходит через открытый элемент И 99 и переводит триггер 107 в единичное состояние, что тождественно переходу узла приема 42.B из режима записи в режим считывания. Потенциал единичного уровня с прямого выхода триггера 107 поступает на первый вход элемента И 98, на втором входе которого присутствует потенциал единичного уровня со связи 51B. В результате этого элемент И 98 открывается и на связи 50.B появляется потенциал единичного уровня, который позволяет узлу записи приема 41 осуществить опрос B+1-го узла приема 42. Кроме того, потенциал единичного уровня с прямого выхода триггера 107 устанавливает режим считывания информации в (ОЗУ) элементе 93, открывает элементы И 89, 95 и появляется на связях 63 и 66 приемного блока 1.2 устройства. Так как информационный выход последнего разряда регистра 102, содержащего информацию о приоритете пакета, соединен со вторым входом элемента И 89, то при поступлении разрешающего потенциала на первый вход элемента И 89 на его выходе и на связи узла 42.B появляется потенциал единичного уровня, если пакет имеет высокий приоритет, или потенциал нулевого уровня, если пакет имеет низкий приоритет.

Потенциал единичного уровня на связи 63.B открывает элементы И 109 и 110 узла выбора приема 43.В И в зависимости от уровня потенциала на связи 62.B формирует потенциал единичного уровня B1 на выходе элемента И 109, если пакет информации имеет высокий приоритет, или потенциал единичного Н1 на выходе элемента И 110, если пакет информации имеет низкий приоритет. Появление потенциала B1 хотя бы в одном из узлов выбора приема 43 приводит к появлению потенциала нулевого уровня на соответствующей связи 69, в результате чего на выходе элемента И 49 также появляется потенциал нулевого уровня, который по связи 70 поступает на третьи входы элементов И 114 всех узлов выбора приема 43, что позволяет в них блокировать дальнейшее прохождение потенциалов Н1.

Элементы И 119, 120, 121, счетчик 122 и дешифратор 123 образуют собой схему выбора узла приема 42 для считывания из него пакета информации. Если все триггеры 116 и 118 узлов выбора приема 43.1 43M находятся в нулевом состоянии, то элемент И 121 открыт для прохождения тактовых импульсов из генератора 8 по связи 38 на счетный вход счетчика 122. В результате поочередно на выходах дешифратора 123 и на соответствующих связях 59 появляется импульс опроса, который поступает на первые входы элементов И 113 и 114 соответствующих узлов выбора приема 43. Со связи 59.B сигнал опроса поступает на первые входы элементов И 113 и 114 B-типа блока выбора приема 43, в результате чего появляется или потенциал B1 на выходе элемента И 113, или потенциал H1 на выходе элемента И 114, которые поступают на динамические S-входы триггеров 116 и 118 соответственно и один из них переходит в единичное состояние. При переходе, допустим, триггера 116 в единичное состояние на его прямом выходе появляется потенциал единичного уровня П 43.B, который проходит через элемент ИЛИ 117 и открывает элемент И 112 B-го угла выбора приема 43. Потенциал П43.B по связи 64.B поступает также на соответствующие входы элементов И 89, 90, 94, 96 узла приема 42.B и подготавливает их для выдачи информации.

Кроме того, потенциал П43.B появляется на связи 68B, после чего он проходит через элемент ИЛИ 45.2, открытый элемент И 44.2 и по связи 32.2 устройства поступает на третий вход элемента И 190.2 системного арбитра. Это свидетельствует о том, что по второму каналу связи поступил запрос на коммутацию пакета, имеющего высокий приоритет. Со связи 32.2 потенциал П43.B поступает также на вход элемента НЕ 191.2, где он инвертируется и в результате на выходе элемента И 195 появляется потенциал нулевого уровня, который поступает на второй вход элемента И 192. На выходе элемента И 192 также появляется потенциал нулевого уровня, который поступает на вторые входы элементов И 187 и блокирует выбор на коммутацию пакетов с низким приоритетом.

Элемент И 196, счетчик 197, дешифратор 198 осуществляют поочередный опрос запросов каналов. При появлении сигналов опроса на втором выходе дешифратора 198 элемент И 190.2 открывается и сигнал с его выхода, поступая на S-вход триггера 188.2, устанавливает его в единичное состояние. Потенциал нулевого уровня, который поступает на входы элементов И 192, 190, 196 и закрывает их. После закрытия элемента И 196 прекращается поступление тактовых импульсов со связи 38 на счетный вход счетчика 197, в результате чего счетчик 197 и дешифратор 198 не опрашивают другие каналы до тех пор, пока не будет обслужен запрос второго канала.

Потенциал единичного уровня П5.2 с прямого выхода триггера 188.2 поступает на вход элемента ИЛИ 184.2, проходит через него и появляется на связи 28.2 устройства. Это свидетельствует о том, что в данный момент времени необходимо коммутировать пакет информации, пришедший ко второму каналу связи.

Если бы по второму каналу пришел пакет информации с низким приоритетом и отсутствовали бы пакеты информации с высоким приоритетом в других каналах, то аналогично перешел бы в единичное состояние триггер 185.2 и так же заблокировал бы опрос всех других каналов до тех пор, пока не был бы обслужен запрос второго канала.

Таким образом, в системном арбитре 5 в любой момент времени может находиться в единичном состоянии только один из триггеров 185, 188, что позволяет из всего множества запросов на коммутацию выбрать только один запрос с учетом его приоритета.

По связи 28.2 потенциал П5.2 поступает на восьмые входы узлов приема 42 приемного блока 1.2. В результате этого элемент И 94 узла приема 42.B открывается и потенциал единичного уровня с его выхода, поступая на управляющие входы групповых элементов И 104 и И 105, открывает их. После этого на шинах 39 и 40 появляются соответственно адрес ЦКП назначения и адрес абонента назначения, которые поступают в блок маршрутизации 2.

При поступлении адреса абонента-назначения в блок маршрутизации 2 на выходе элемента ИЛИ 144 появляется потенциал единичного уровня, который поступает на вход формирующего элемента 153, в результате чего ан его выходе появляется импульс 153. Импульс И 153 поступает через элемент ИЛИ 151 на вход сброса регистра 152 и подтверждает (устанавливает) его нулевое состояние. Кроме того, импульс 153 задерживается в элементе задержки 155 на время сброса регистра 152 и после этого поступает на управляющий вход группового элемента И 154. В результате этого в регистр 152 записывается информация о заблокированных исходящих направлениях ЦКП. Если исходящее направление ЦКП заблокировано, то в соответствующий разряд регистра 152 записывается единица, в противном случае в соответствующий разряд регистра 152 записывается единица, в противном случае ноль. Заблокированным исходящим направлением ЦКП считается то направление, у которого все узлы передачи 104 находятся в режиме считывания (потенциал единичного уровня на втором входе элемента ИЛИ 165) или (и) же в данный момент времени по этому направлению осуществляется передача пакета информации через блок коммутации 6 (потенциал единичного уровня на первом входе элемента ИЛИ 165).

Адрес абонента-назначения с шины 40 устройства поступает на группы адресных входов (ОЗУ) элементов 142.1 и 142.2, в результате чего на шинах 135.1 и 135.2 блока маршрутизации 2 появляются соответственно номера альтернативного и основного исходящих направлений ЦКП.

Адрес ЦКП-назначения с шины 39 устройства поступает на группы адресных входов (ОЗУ) элементов 142.3 и 142.4, в результате чего на шинах 135.3 и 135.4 блока маршрутизации 2 появляются соответственно номера альтернативного и основного исходящих направлений ЦКП.

Совместно с номерами исходящих направлений на шины 135 считываются и признаки отключения абонентов. Если в r-тый (последний) бит любой ячейки (ОЗУ) элемента 142 записана единица, то это означает, что пакеты информации, предназначенные для соответствующего адреса, необходимо уничтожить.

Адрес ЦКП-назначения с шины 39 устройства поступает также на группу входов схемы сравнения 166, на второй группе входов которой постоянно присутствует номер данного ЦКП. Таким образом, если пакет информации предназначен для данного ЦКП, то появляется потенциал единичного уровня II.16P на выходе "РАВНО" схемы сравнения 166, а если пакет информации является транзитным, то появляется потенциал единичного уровня II.166H на выходе "НЕРАВНО" схемы сравнения 166. Предположим, что пришедший пакет информации является транзитным.

Номера альтернативного и основного исходящих направлений с шин 135.3 и 135.4 блока маршрутизации 2 поступает в узел анализа 132, где они проходят соответственно через открытые групповые элементы И 168.3 и 168.4 поступают в блоки совпадения 167.3 и 167.4. В элементе совпадения 167 происходит дешифрация, выбранного номера исходящего направления ЦКП, дешифратором 178 и поразрядное сравнение с заблокированными исходящими направлениями ЦКП. В результате чего формируется сигнал совпадения единичного уровня C167C или сигнал несовпадения единичного уровня C167H. Предположим, что выбранное исходящее направление ЦКП незаблокировано. Тогда на входах элемента И 146.4 будут присутствовать потенциалы единичного уровня с выхода элемента НЕ 158, П.166H и C.167.4H, в результате чего элемент И 146.4 открывается и открывает элемент И 147.4. Таким образом, номер выбранного исходящего направления с группы выходов элемента И 168.4 появляется на выходах элемента 147.4.

Если бы выбранное основное исходящее направление ЦКП оказалось бы заблокированным, то поступил бы сигнал C.167.4C на элемент 146.3 и опросил бы аналогично результат сравнения альтернативного исходящего направления ЦКП. Элемент задержки 145 осуществляет задержку потенциала единичного уровня с выхода элемента ИЛИ 144 на максимальное время срабатывания блока маршрутизации 2 и потенциал единичного уровня с его выхода поступает на управляющий вход группового элемента И 148, в результате чего номер выбранного исходящего направления поступает на вход дешифратора 149, дешифрируется в нем и позиционный сигнал с его выхода появляется на одной из связей 24 устройства, переводит в единичное состояние один из триггеров 164 и формирует на выходе элемента ИЛИ 150 сигнал C1, который свидетельствует об успешном выборе исходящего направления ЦКП. Сигнал C1 появляется также на связи 26 устройства.

Если основное и альтернативное исходящие направления окажутся заблокированными, то формируется сигнал C3 на выходе элемента И 160, который проходит через элементы ИЛИ 161, 1621: и через некоторое время появляется на связи 25 устройства. Сигнал C3 позволяет системному арбитру 5 перейти к обслуживанию запросов на коммутацию других каналов.

Аналогичным образом происходит выбор исходящего направления из (ОЗУ) элементов 142.1-142.2.

Если требуемый абонент-назначения запрограммирован на отключение (единицы в последних разрядах шин 135.1 135.4), то на выходе элемента И 157 появляется сигнал C2, который поступает по связи 27 через блок ретрансляции сигналов 4 в приемный блок 1.2 и уничтожает соответствующий пакет информации. Сигнал C2, кроме того, инвертируется в элементе НЕ 158 и, поступая на третьи входы элементов И 146, блокирует их, в результате чего номера исходящих направлений ЦКП, соответствующие абонентам-назначения, которые запрограммированы на отключение, не поступают на выходы блока маршрутизации 2.

Потенциал единичного уровня с выхода элемента задержки 145 поступает также на вход элемента задержки 156, где он задерживается на время срабатывания блока управления 3. С выхода элемента задержки 156 потенциал единичного уровня поступает на вход элемента И 163 и открывает его для прохождения сигнала C3 с выхода элемента ИЛИ 162 на связь 25 устройства.

Таким образом, блок маршрутизации 2 формирует на шине 24 дешифрованный, незаблокированный номер исходящего направления ЦКП.

Предположим, что для передачи пакета информации выбрано первое исходящее направление ЦКП. Это равносильно появлению сигнала единичного уровня на связи 24.1 устройства. Так как на связи 28.2 присутствует потенциал П5.2 то элемент И 180.12 блока управления 3 открывается и переводит в единичное состояние триггер179.12, который формирует управляющий потенциал единичного уровня на связи 33.12 устройства. Это означает, что установлена коммутация между приемным блоком 1.2 и передающим блоком 9.1.

Потенциал П5.2 со связи 28.2 поступает также на входы элементов И 181.2, 182.2 и открывает их для прохождения сигналов C и C2 со связей 26 и 27 на связи 29.2 и 30.2 соответственно.

По связи 30.2 сигнал C2 поступает на третьи входы сегментов приема 42 приемного блока 1.2 и проходит через открытый элемент И 96 узла приема 42.B. После элемента И 96 сигнал C2 проходит через элемент ИЛИ 106 и устанавливает в нулевое состояние (ОЗУ) элемент 93, регистры 102, 103 и триггер 107. Таким образом осуществляется уничтожение пакетов тех абонентов получателей, которые запрограммированы на отключение.

Однако в данном случае абонент-адресат не запрограммирован на отключение и выбранное исходящее направление незаблокированно. Поэтому на связи 29.2 появляется сигнал C1, который поступает на первый вход открытого элемента И 124 и переводит триггер 125 в единичное состояния. В результате этого на инверсном выходе триггера 125 появляется потенциал нулевого уровня, который по связи 60.2 поступает на входы элементов И 44.1, 44.2 и закрывает их. На прямом выходе триггера 125 появляется потенциал единичного уровня, который открывает элемент И 126 и тактовые импульсы со связи 38 устройства поступают на счетный вход счетчика 129. В результате этого на шине61 приемного блока 1.2 формируются адреса бит считывания пакета информации из (ОЗУ) элемента 93. Кроме того, потенциал единичного уровня с прямого выхода триггера 125 поступает по связи 60.1 на одиннадцатые входы узлов приема 42 и открывает элемент И 90 узла приема 42.В для прохождения пакета информации.

Адреса бит считывания пакета информации проходят через открытый элемент И 87 и, поступая на группу адресных входов (ОЗУ) элемента 93, осуществляют считывание пакета информации из (ОЗУ) элементов 93 через элемент И 90 на связь 34.2 устройства.

Кроме того, с выхода элемента И 126 на связи 36.2 формируется последовательность тактовых импульсов длинной в 256 импульсов. При появлении кода, соответствующего числу 256 на шине 61, происходит срабатывание элемента И 130, в результате чего на его выходе появляется сигнал, который через элементы ИЛИ 127, 128 устанавливает в нулевое состояние триггер 125 и счетчик 129 соответственно и, появляясь на связи 71, устанавливает в нулевое состояние все триггеры 116, 118 узлов выбора приема 43 и, пройдя через элемент И 112 узла выбора приема 43.В, появляется на связи 65.В проходит через элемент ИЛИ 106 и устанавливает в нулевое состояние триггер 107. После этого приема 42.В снова переходит в режим записи.

Сигнал С3 из блока маршрутизации 2 по связи 25 устройства поступает на входы элементов И 183.1-183.К и проходит через открытый элемент И 183.2, с выхода которого он поступает на второй вход элемента ИЛИ 189.2 и устанавливает в нулевое состояние триггер 188.2. После этого работа системного арбитра 5 повторяется снова.

Таким образом из приемного блока 1.2 по связи 34.2 в блок коммутации 6 поступает информация пакета и одновременно с ней по связи 36.2 в блок синхронизации 7 последовательность тактовых импульсов длиной в 256 импульсов.

Так как присутствует управляющий потенциал единичного уровня на связи 33.12, то элемент И 199.12 открыт и информация пакета со связи 34.2 через открытый элемент И 199.12 и через элемент ИЛИ 200.1 передается на связь 35.1. Аналогично последовательность тактовых импульсов после связи 36.2 проходит через открытый элемент И 201.12 и через элемент ИЛИ 202.1 передается на связь 37.1. Со связей 35.1 и 37.1 пакет информации с соответствующей ему последовательностью тактовых импульсов поступает в передающий блок 9.1. По связи 37.1 последовательность тактовых импульсов поступает на счетный вход счетчика 242 узла записи передачи 203 передающего блока 9.1, в результате чего на его выходах, а следовательно, и на шине 215 передающего блока 9.1 формируются адреса записи пакета информации, которые поступают на все узлы передачи 204 и в одном, выбранном из них, осуществляют запись пакета информации. Кроме того, адреса записи пакета информации поступают на дешифратор 241 и на девятом и двести пятьдесят седьмом его выходах формируют соответственно стробирующие импульсы С8 и С3.256 для записи соответственно восьмого и двести пятьдесят шестого битов пакета информации. По связи 35.1 устройства информации пакета поступает на первый вход элемента И 238, на второй вход которого поступает импульс С8. Таким образом, если в момент стробирования на выходе элемента И 238 появится импульс единичного уровня, то это означает, что пакет информации имеет высокий приоритет в обслуживании, а если появляется импульс нулевого уровня, то следовательно пакет информации имеет низкий приоритет в обслуживании.

С приходом 256-го (последнего) тактового импульса в счетчик 242 на выходе дешифратора 241 появляется потенциал единичного уровня. На это изменение потенциалов с нулевого на единичный реагирует формирующий элемент 239, в результате чего на его выходе появляется импульс, который проходит через элемент ИЛИ 240 и устанавливает счетчик 242 в исходное (нулевое) состояние
Элементы ИЛИ 234, И 235, счетчик 236 и дешифратор 237 образуют собой схему выбора узла передачи 204 для записи в него пакета информации. В зависимости от ситуации узлы передачи 204 могут находиться либо в режиме записи (WR), либо в режиме считывания (RD). Дешифратор 237 формирует потенциалы опроса состояния С-го узла передачи 204 на выходе 211.С. Если С-й узел передачи 204 находится в режиме считывания информации, то на входе 212. С элемента ИЛИ 234 появляется ответный потенциал, который открывает элемент И 235 для прохождения тактовых импульсов со связи 38 устройства на счетный вход счетчика 236. Пришедший первый тактовый импульс увеличивает на единицу содержимое счетчика 236, в результате чего появляется потенциал опроса на 211. С+1-ом выходе дешифратора 237, а ответный потенциал на 212-С-ом входе элемента ИЛИ 234 исчезает. Если узел передачи 204.С+1 также находится в режиме считывания, то процесс повторяется снова, а если узел передачи 204.С+1 находится в режиме записи, то потенциал опроса на выходе 211.С+1 будет присутствовать до тех пор, пока узел передачи 204.С+1 не перейдет в режим считывания. Это позволяет осуществить последовательную запись в те узлы передачи 204, которые находятся в режиме записи.

Таким образом, узел записи передачи 203 выбирает узел передачи 204 для записи пакета информации, формирует адреса для записи его бит на шине 215, а также признаки приоритета и конца пришедшего пакета соответственно на связях 213 и 214 передающего блока 9.1.

Предположим, что узел передачи 204.С находится в режиме записи и выбран для записи в него пакета информации. Так как узел передачи 204. С находится в режиме записи, то его триггер 254 находится в нулевом состоянии и потенциал единичного уровня с его инверсного выхода открывает элемент И 243, устанавливает режим записи в (ОЗУ) элементе 247 и поступает на первый вход элемента И 250. В связи с тем, что узел передачи 204.С выбран для записи пакета информации, то на связи 211.С также присутствует разрешающий потенциал единичного уровня, который поступает на второй вход элемента И 250. В результате этого элемент И 250 открывается и разрешающий потенциал единичного уровня с его выход а открывает элементы И 245, 246 и 255.

Пакет информации побитно со связи 35.1 устройства проходит через открытый элемент И 245 и, поступая на информационный вход (ОЗУ) элемента 247, записывается в него. Для записи каждого бита пакета формируется адрес записи в узле записи передачи 203, который проходит через открытый элемент И 243 и поступает на группу адресных входов (ОЗУ) элемента 247.

Кроме того, со связи 213 через открытый элемент И 246 на S-вход триггера 252 поступает признак приоритета. В результате этого триггер 252 С-го узла передачи 204 переходит в единичное состояние, если пакет информации имеет высокий приоритет, и остается в нулевом состоянии, если пакет информации имеет низкий приоритет.

После поступления последнего бита пакета в узле записи передачи 203 формируется импульсов С3.256, который проходит через открытый элемент И 255 С-го сегмента передачи 204 и переводит триггер 254 из нулевого состояние в единичное, что тождественно переходу узла передачи 204.С из режима записи в режим считывания. Кроме того, импульс С3.256 по связи 23.А поступает в блок маршрутизации 2, где устанавливает в нулевое состояние А-й триггер 164, и в блоке управления 3, где устанавливает в нулевое состояние триггеры 176 А-й строки блока управления 3. Потенциал единичного уровня с прямого выхода триггера 254 поступает на первый вход элемента И 251, на втором входе которого присутствует потенциал единичного уровня со связи 211.С. В результате этого элемент И 251 открывается и на связи 212.С появляется потенциал единичного уровня, который позволяет узлу записи передачи 203 осуществлять опрос С+1-го узла передачи 204. Кроме того, потенциал единичного уровня с прямого выхода триггера 254 устанавливает режим считывания информации в (ОЗУ) элементе 247, открывает элемент И 244, элемент И 249 и появляется на связи 218.С передающего блока 9.1. Это потенциал единичного уровня на связи 218.С производит опрос элементов И 257 и 258 узла выбора передачи 205.С, в результате чего, если пакет информации, записанный в узел передачи 204.С, имеет высокий приоритет, то появляется потенциал В единичного уровня на выходе элемента И 257, а если пакет информации имеет низкий приоритет, то потенциал Н единичного уровня появляется на выходе элемента И 258. Появление потенциала В хотя бы в одном из блоков выбора передачи 205 приводит к появлению потенциала нулевого уровня на соответствующей связи 216, в результате чего на выходе элемента И 210 также появляется потенциал нулевого уровня, который по связи 232 поступает на третьи входы элементов И 262 всех узлов выбора передачи 205, что позволяет в них блокировать дальнейшее прохождение потенциалов Н.

Элементы И 283, 284, 285, счетчик 286 и дешифратор 287 образуют собой схему выбора узла передачи 204 для считывания из него пакета информации. Если все триггеры 264 и 266 узла выбора передачи 205.1-205. Н находятся в нулевом состоянии, то элемент И 285 открыт для прохождения тактовых импульсов из генератора 8 по связи 38 на счетный вход счетчика 286. В результате поочередно на выходах дешифратора 287 и на соответствующих связях 2131 появляется импульс опроса, который поступает на первые входа элементов И 261 и 262 соответствующих узлов выбора передачи 205. Со связи 231.С сигнал опроса поступает на первые входы элементов И 261 и 262 С-го блока выбора передачи 205, в результате чего появляется или потенциал В на выходе элемента И 261, или потенциал Н на выходе элемента И 262, которые поступают на динамические S-входы триггеров 264 и 265 соответственно в один из них переходит в единичное состояние. При переходе, допустим, триггера 264 в единичное состояние на его прямом выходе появляется потенциал единичного уровня, который проходит через элемент ИЛИ 265 и открывает элемент И 260 С-го узла выбора передачи 205, а также появляется на связи 219. Кроме того, этот потенциал единичного уровня проходит через элемент ИЛИ 207 и элемент ИЛИ 267 узла считывания передачи 208. На изменение потенциалов с нулевого на единичный реагирует формирующий элемент 268, в результате чего он формирует импульс Ф1, который переводит в единичное состояние триггер 269. Кроме того, импульс Ф1 поступает на управляющий вход элемента И 272 и в результате этого код синхронизации записывается в регистр 274. Потенциал единичного уровня с прямого выхода триггера 269 открывает элемент И 2710, в результате чего тактовые импульсы со смежного устройства (ТИС) начинают поступать на тактовый вход сдвигового регистра 274 и на счетный вход счетчика 276. Поступая на тактовый вход регистра 274, тактовые импульсы ТИС осуществляют выдачу кода синхронизации в последовательном виде через элемент ИЛИ 275 на соответствующий информационный выход 12.1 устройства. После подсчета первых восьми тактовых импульсов ТИС счетчик 276 формирует импульс И.276, который через элемент ИЛИ 271 устанавливает триггер 269 в нулевое состояние и через элемент ИЛИ 273 устанавливает в исходное (нулевое) состояние регистр 274 и счетчик 276. Кроме того, импульс И 276 поступает на S-вход триггера 278 и переводит его в единичное состояние, в результате чего потенциал единичного уровня с прямого выхода триггера 278 открывает элемент И 279 и импульсы ТИС начинают поступать на счетный вход счетчика 280. Кроме того, потенциал единичного уровня с прямого выхода триггера 278 поступает на связь 222.

Счетчик 280 осуществляет подсчет тактовых импульсов ТИС, в результате чего на шине 223 формируются адреса считывания, которые проходят через открытый элемент И 224 С-го узла передачи 204. С приходом адресов считывания в (ОЗУ) элемент 247 начинается побитное считывание информации пакета из (ОЗУ) элемента 247 через открытый элемент И 248 С-го узла передачи 204, так как потенциал единичного уровня присутствует только на связи 219. С. С выхода элемента И 248 пакет информации в последовательном коде поступает на связь 221 и через элемент ИЛИ 275 поступает на информационный выход 12.1 устройства, а следовательно, и в канал связи.

Таким образом, в канал связи всякий раз сначала выдается код синхронизации и вслед за ним пакет информации.

После подсчета 256 импульсов ТИС на выходе дешифратора 282 формируется импульс И.282, который проходит через элементы ИЛИ 277, 281 и устанавливает в исходное состояние соответственно триггер 278 и счетчик 280. Кроме того, импульс И 282 по связи 233 поступает на входы элементов И 260 всех узлов выбора передачи 205, но проходит только через открытый элемент И 260 С-го выбора передачи 205 и по связи 220. С проходит через элемент ИЛИ 253 и устанавливает триггеры 252, 254 и ОЗУ 247 в исходное состояние. Импульс И.282 также устанавливает (подтверждает) в нулевое состояние триггеры 264 и 266.

С переходом триггера 254 в нулевое состояние узел передачи 204.С снова переходит в режим записи (WR), после чего процесс приема-передачи пакета информации в передающем блоке 9.1 повторяется снова.

При переходе в A-м передающем блоке 9 всех узлов в режим считывания информации, на выходе элемента И 209 формируется потенциал единичного уровня, который по связи 22.А поступает на вход А-го элемента ИЛИ 165 блока маршрутизации 2, что препятствует коммутации других пакетов в данный момент времени на А-й передающий блок 9.

Таким образом в устройстве осуществляется коммутация пакета информации из второго канала связи в первый. Аналогичным образом осуществляется коммутация пакетов информации и в других произвольных парных сочетаниях входных-выходных каналов связи.

Технико-экономический эффект от использования предлагаемого устройства для коммутации пакетов заключается в том, что оно позволяет коммутировать пакеты информации не только по основному пути их передачи, но и по альтернативному пути в случае занятости основного пути передачи пакетов, а также позволяет отключать требуемого абонента по приему пакетов информации. Каждое из этих обстоятельств позволяет: повысить пропускную способность устройства для коммутации пакетов и всей сети ЭВМ в целом; уменьшить вероятность раскрытия содержания сообщений, передаваемый в виде пакетов, в случае подключения злоумышленника к каналу связи сети или при установлении факта несанкционированного доступа в сеть.

Кроме того, предлагаемое устройство для коммутации пакетов позволяет коммутировать пакеты информации, имеющие различный приоритет. Это позволяет повысить эффективность функционирования распределенных вычислительных комплексов и сетей ЭВМ с точки зрения того критерия, в отношении которого назначается приоритет пакетам информации.

Изобретение относится к вычислительной технике и может быть использовано для организации межмашинного обмена в распределенных вычислительных комплексах и сетях ЭВМ. Цель изобретения - расширение функциональных возможностей устройства за счет коммутации пакетов информации по альтернативному пути их передачи и обеспечения возможности отключения требуемого абонента по приему пакетов информации. Устройство для коммутации пакетов информации содержит группу приемных блоков 1.1-1.K, блок маршрутизации 2, блок управления 3, блок ретрансляции сигналов 4, системный арбитр 5, блок коммутации 6, блок синхронизации 7, генератор 8 тактовых импульсов, группу передающих блоков 9.1-9. К, группу информационных входов 10.1-10.К, группу выходов синхронизации 11.1-11. К, группу информационных выходов 13.1-13.К, первую 14, вторую 15, третью 16, четвертую 17 группы входов настройки, второй и первый управляющие входы 18,19, вход сброса устройства, пятую группу входов настройки 21 и внутренние связи 22-40. 18.з.п.ф-лы, 21 ил.

1. Устройство для коммутации пакетов информации, содержащее К приемных блоков, блок управления и блок маршрутизации, причем А-й информационный вход устройства (А=1, К, где К число дуплексных каналов связи) соединен с первым входом А-го приемного блока, отличающееся тем, что в него введены системный арбитр, блок коммутации, блок синхронизации, блок ретрансляции сигналов, генератор тактовых импульсов и К передающих блоков, причем А-й информационный выход устройства соединен с первым выходом А-го передающего блока, первый вход которого соединен с А-м входом синхронизации устройства, А-й выход синхронизации которого соединен с первым выходом А-го приемного блока, первая и вторая группы выходов которого соединены соответственно с первой и второй группами входов блока маршрутизации, третья, четвертая, пятая и шестая группы входов которого соединены соответственно с первой, второй, третьей и четвертой группами входов настройки устройства, первый и второй управляющие входы которого соединены соответственно с первым и вторым входами блока маршрутизации, второй и третий выходы А-го приемного блока соединены соответственно с А-ми информационными входами блока коммутации и блока синхронизации, А-е выходы которых соединены соответственно с вторым и третьим входами А-го передающего блока, второй и третий выходы которого соединены соответственно с А-ми входами седьмой и восьмой групп блока маршрутизации, группа выходов которого соединена соответственно с первой группой входов блока управления, группа выходов которого соединена соответственно с группой управляющих входов блока коммутации и блока синхронизации, восьмая группа входов блока маршрутизации соединена соответственно с второй группой входов блока управления, третья группа входов которого соединена соответственно с группой выходов системного арбитра, А-е входы первой и второй групп которого соединены соответственно с четвертым и пятым выходами А-го приемного блока, второй и третий входы которого соединены соответственно с А-м выходом системного арбитра и выходом генератора тактовых импульсов, А-й выход системного арбитра соединен с А-м управляющим входом блока ретрансляции сигналов, А-е выходы первой и второй групп выходов которого соединены соответственно с четвертым и пятым входами А-го приемного блока, первый, второй и третий выходы блока маршрутизации соединены соответственно с первым и вторым входами блока ретрансляции сигналов и с первым входом системного арбитра, второй вход которого соединен с выходом генератора тактовых импульсов, выход которого соединен с четвертым входом всех передающих блоков, выход сброса устройства соединен с пятым входом всех передающих блоков, с третьими входами блока маршрутизации и системного арбитра и с шестым входом всех приемных блоков, пятая группа входов настройки устройства соединена соответственно с управляющими входами А-го приемного и А-го передающего блоков. 2. Устройство по п. 1, отличающееся тем, что приемный блок содержит узел записи приема, М узлов приема, М узлов выбора приема, два элемента ИЛИ, узел считывания приема, четыре элемента И, элемент И-НЕ, причем группа входов приемного блока соединена соответственно с первой группой входов узла записи приема, В-й вход второй группы входов (где В=1, М, где М-число пакетов, хранимых в приемном блоке) которого соединен с первым выходом В-го узла приема, первый вход которого соединен с выходом В-го узла приема, первый вход которого соединен с В-м выходом первой группы выходов узла записи приема, первый, второй и третий выходы которого соединены соответственно с четвертым, пятым и шестым входами всех узлов приема, первая и вторая группы входов которых соединены соответственно с второй и третьей группами выходов узла записи приема, первый вход приемного блока соединен с первым входом узла записи приема и с седьмым входом всех узлов приема, третий вход которых соединен с пятым входом приемного блока, шестой вход которого соединен с вторым входом узла записи приема, с вторым входом всех узлов приема, с четвертым входом всех узлов выбора приема и с вторым входом узла считывания приема, второй выход которого соединен с одиннадцатым входом всех узлов приема, третья группа входов которых соединена соответственно с первой группой выходов узла считывания приема, В-й вход первой и второй групп входов которого соединен соответственно с пятым и шестым выходом В-го узла выбора приема, первый и второй входы которого соединены соответственно с третьим и четвертым выходами В-го узла приема, девятый и десятый входы которого соединены соответственно с первым и вторым выходами В-го узла выбора приема, третий и четвертый выходы которого соединены соответственно с В-ми входами первого и второго элементов ИЛИ, выходы которых соединены соответственно с первым входом третьего и четвертого элементов И, выходы которых соединены соответственно с пятым и четвертым выходами приемного блока, второй вход которого соединен с восьмым входом всех узлов приема, первая и вторая группы выходов которых соединены соответственно с первой и второй группами выходов приемного блока, второй выход которого соединен с вторыми выходами всех узлов приема, пятые выходы которых соединены соответственно с входами элемента И-НЕ, выход которого соединен с первым входом первого элемента И, выход которого соединен с первым выходом приемного блока, третий вход которого соединен с третьим входом узла записи приема, с вторым входом первого элемента И и с первым входом узла считывания приема, первый выход которого соединен с третьим выходом приемного блока, четвертый вход которого соединен с третьим входом узла считывания приема, В-й выход второй группы выходов которого соединен с третьим входом В-го узла выбора приема, седьмой выход которого соединен с пятыми входами узлов выбора приема, третий выход узла считывания приема соединен с шестыми входами узлов выбора приема, второй вход приемного блока соединен с четвертым входом узла считывания приема, четвертый выход которого соединен с вторыми входами третьего и четвертого элементов И. 3. Устройство по п.2, отличающееся тем, что узел записи приема содержит два элемента ИЛИ, пять элементов И, два счетчика, два дешифратора, триггер, схему сравнения и регистр сдвига, причем первая группа входов узла записи приема соединена соответственно с первой группой входов схемы сравнения, выход "Равно" которой соединен с S-входом триггера, прямой выход которого соединен с первым входом пятого элемента И, выход которого соединен с счетным входом второго счетчика и с первыми входами второго, третьего и четвертого элементов И, вторая группа входов узла записи приема соединена соответственно с группой входов первого элемента ИЛИ, выход которого соединен с первым входом первого элемента И, выход которого соединен с счетным входом первого счетчика, группа выходов которого соединена соответственно с группой входов первого дешифратора, В-й выход которого соединен с В-м выходом первой группы выходов узла записи приема, первый вход которого соединен с информационным входом регистра сдвига, группа информационных выходов которого соединена соответственно с второй группой входов схемы сравнения и с третьей группой выходов узла записи приема, второй вход которого соединен с входами сброса регистра сдвига и первого счетчика и с первым входом второго элемента ИЛИ, выход которого соединен с R-входом триггера и с входом сброса второго счетчика, группа информационных выходов которого соединена соответственно с второй группой выходов узла записи приема и с группой входов второго дешифратора, первый, второй и третий выходы которого соединены соответственно с вторыми входами четвертого, третьего и второго элементов И, выходы которых соединены соответственно с третьим, вторым и первым выходами узла записи приема, третий вход которого соединен с тактовым входом регистра сдвига, с вторым входом пятого элемента И и с вторым входом первого элемента И, выход второго элемента И соединен с вторым входом второго элемента ИЛИ. 4. Устройство по п. 2, отличающееся тем, что узел приема содержит шесть элементов И группы, одиннадцать элементов И, оперативный запоминающий элемент, два регистра, элемент ИЛИ и триггер, причем первая группа входов узла приема соединена соответственно с группой входов первого элемента И группы, группа выходов которого соединена соответственно с группой адресных входов оперативного запоминающего элемента, группа адресных входов которого соединена соответственно с группой выходов второго элемента И группы, группа входов которого соединена соответственно с третьей группой входов узла приема, седьмой вход которого соединен с первым входом первого элемента И, выход которого соединен с информационным входом оперативного запоминающего элемента и с первым входом третьего элемента И, выход которого соединен с вторым выходом узла приема, пятый и шестой входы которого соединены соответственно с первыми входами четвертого и пятого элементов И, выходы которых соединены соответственно с управляющими входами третьего и четвертого элементов И группы, группы входов которых соединены соответственно с второй группой входов узла приема, третий вход которого соединен с первым входом восьмого элемента И, выход которого соединен с третьим входом элемента ИЛИ, выход которого соединен с входами сброса оперативного запоминающего элемента, первого и второго регистров и с R-входом триггера, инверсный выход которого соединен с управляющим входом первого элемента И группы, с входом установки режима записи оперативного запоминающего элемента и с вторым входом девятого элемента И, выход которого соединен с вторыми входами первого, четвертого и пятого элементов И и с первым входом одиннадцатого элемента И, выход которого соединен с S-входом триггера, прямой выход которого соединен с первым входом десятого элемента И, с входом установки режима чтения оперативного запоминающего элемента, с первым входом седьмого элемента И и с четвертым и пятым выходами узла приема, второй и десятый входы которого соединены соответственно с первым и вторым входами элемента ИЛИ, первый вход узла приема соединен с первым входом девятого элемента И и с вторым входом десятого элемента И, выход которого соединен с первым выходом узла приема, четвертый вход которого соединен с вторым входом одиннадцатого элемента И, девятый вход узла приема соединен с первым входом шестого элемента И, с вторым входом третьего элемента И, с первым входом второго элемента И и с вторым входом восьмого элемента И, одиннадцатый вход узла приема соединен с третьи входом шестого элемента И, восьмой вход узла приема соединены с вторым входом шестого элемента И, выход которого соединен с управляющими входами пятого и шестого элементов И группы, группы выходов которых соединены соответственно с первой и второй группами выходов узла приема, группа выходов четвертого элемента И группы соединена соответственно с группой входов второго регистра, группа выходов которого соединена соответственно с группой входов шестого элемента И группы, группа выходов третьего элемента И группы соединена соответственно с группой входов первого регистра, группа выходов которого, кроме последнего, соединена соответственно с группой входов пятого элемента И, последний выход первого регистра соединен с вторым входом узла приема, выход которого соединен с вторым входом седьмого элемента И, выход которого соединен с третьим выходом узла приема, выход второго элемента И соединен с управляющим входом второго элемента И группы. 5. Устройство по п.2, отличающееся тем, что узел выбора приема содержит два элемента НЕ, пять элементов И, два элемента ИЛИ и два триггера, причем первый вход узла выбора приема соединен с первым входом первого элемента И и с входом первого элемента НЕ, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с вторым входом первого элемента И и с вторым входом узла выбора приема, третий вход которого соединен с первыми входами четвертого и пятого элементов И, выходы первого и второго элементов И соединены соответственно с вторыми входами четвертого и пятого элементов И, выходы которых соединены соответственно с S-входами первого и второго триггеров, прямые выходы которых соединены соответственно с четвертым и третьим выходами узла выбора приема и с первым и вторым входами второго элемента ИЛИ, выход которого соединен с первым входом третьего элемента И и с первым выходом узла выбора приема, второй выход которого соединен с выходом третьего элемента И, выход первого элемента И соединен с входом второго элемента НЕ, выход которого соединен с седьмым выходом узла выбора приема, пятый вход которого соединен с третьим входом пятого элемента И, четвертый вход узла выбора приема соединен с первым входом первого элемента ИЛИ, выход которого соединен с R-входами первого и второго триггеров, инверсные выходы которых соединены соответственно с пятым и шестым выходами узла выбора приема, шестой вход которого соединен с вторыми входами первого элемента ИЛИ и третьего элемента И. 6. Устройство по п. 2, отличающееся тем, что узел считывания приема содержит шесть элементов И, два счетчика, дешифратор, триггер и два элемента ИЛИ, причем первая и вторая группы входов узла считывания приема соединены соответственно с группами входов первого и второго элементов И, выходы которых соединены соответственно с вторым и третьим входами третьего элемента И, выход которого соединен с счетным входом первого счетчика, группы выходов которого соединена соответственно с группой входов дешифратора, группа выходов которого соединена соответственно с второй группой выходов узла считывания приема, третий и четвертый входы которого соединены соответственно с первым и вторым входами четвертого элемента И, выход которого соединен с S-входом триггера, прямой выход которого соединен с вторым выходом узла считывания приема и с первым входом пятого элемента И, выход которого соединен с первым выходом узла считывания приема и с счетным входом второго счетчика, группа выходов которого соединена соответственно с первой группой выходов узла считывания приема и с группой входов шестого элемента И, выход которого соединен с третьим выходом узла считывания приема и с вторыми входами первого и второго элементов ИЛИ, выходы которых соединены соответственно с R-входом триггера и с входом сброса второго счетчика, второй вход узла считывания приема соединен с первыми входами первого и второго элементов ИЛИ и с входом сброса первого счетчика, первый вход узла считывания приема соединен с первым входом третьего элемента И и с вторым входом пятого элемента И, инверсный выход триггера соединены с четвертым выходом блока считывания приема. 7. Устройство по п. 1, отличающееся тем, что блок маршрутизации содержит узел памяти и узел анализа, причем третья, четвертая, пятая, первая и вторая группы входов блока маршрутизации соединены соответственно с первой, второй, третьей, четвертой и пятой группами информационных входов узла памяти, первая, вторая, третья и четвертая группы выходов которого соединены соответственно с первой, второй, третьей и четвертой группами входов узла анализа, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим выходами блока маршрутизации, первый и второй входы которого соединены соответственно с первым и вторым управляющими входами узла памяти, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами узла анализа, пятая, шестая и седьмая группы входов которого соединены соответственно с шестой, седьмой и восьмой группами входов блока маршрутизации, третий вход которого соединен с четвертым входом узла анализа, группа выходов которого соединена соответственно с группой выходов блока маршрутизации, первая группа входов которого соединена соответственно с восьмой группой входов узла анализа. 8. Устройство по п. 7, отличающееся тем, что узел памяти содержит триггер, восемь элементов И группы, элемент задержки, четыре оперативных запоминающих элемента и пять элементов ИЛИ, причем первая группа входов элемента памяти соединена соответственно с группой входов первого элемента И группы, группа выходов которого соединена соответственно с группой выходов второго элемента И группы и с группой адресных входов первого и второго оперативных запоминающих элементов и с группой входов третьего элемента И группы, группа выходов которого соединена соответственно с группой выходов четвертого элемента И группы и с группой адресных входов третьего и четвертого оперативных запоминающих элементов, группы выходов пятого, шестого, седьмого и восьмого элементов И группы соединены соответственно с первой, второй, третьей и четвертой группами выходов узла памяти и с группами информационных входов первого, второго, третьего и четвертого оперативных запоминающих элементов, входы выбора режима которых соединены соответственно с выходами первого, второго, третьего и четвертого элементов ИЛИ, первые входы которых соединены соответственно с первым, вторым, третьим и четвертым входами третьей группы входов узла памяти, первый и второй входы которого соединены соответственно с S- и R-входами триггера, прямой выход которого соединен с вторыми входами элементов ИЛИ, с входами установки режима работы оперативных запоминающих элементов, с входами второго и четвертого элементов И группы и с третьим выходом узла памяти, вторая группа входов которого соединена соответственно с группой входов пятого элемента И группы, группа выходов которого соединена соответственно с группой входов шестого элемента И группы, группа выходов которого соединена соответственно с группой входов седьмого элемента И группы, группа выходов которого соединена соответственно с группой входов восьмого элемента И группы, четвертая группа входов узла памяти соединена соответственно с группой входов элемента И группы и с группой входов пятого элемента ИЛИ, выход которого соединен с входом элемента задержки и с вторым выходом узла памяти, первый выход которого соединен с выходом элемента задержки, инверсный выход триггера соединен с управляющими входами элементов И группы. 9. Устройство по п. 7, отличающееся тем, что узел анализа содержит три группы элементов И, группу элементов совпадения, схему сравнения, два элемента И группы, дешифратор, регистр, четыре элемента ИЛИ, элемент НЕ, формирующий элемент, четыре элемента И, два элемента задержки, группу триггеров и группу элементов ИЛИ, причем седьмая и восьмая группы входов узла анализа соединены соответственно с первой и второй группами входов схемы сравнения, выход "Равно" которой соединен с третьим входом второго элемента И и с первыми входами первого и второго элементов И третьей группы, выход "Неравно" схемы сравнения соединен с третьим входом третьего элемента И и с первыми входами третьего и четвертого элементов И третьей группы, первая, вторая, третья и четвертые группы входов узла анализа соединены соответственно с группами входов первого, второго, третьего и четвертого элементов И первой группы, группы выходов которых соединены соответственно с первой группой входов соответствующих одноименных элементов совпадения и с группами входов одноименных элементов И второй группы, группы выходов которых соединены соответственно с группой входов первого элемента И группы, группа выходов которого соединена соответственно с группой входов дешифратора, А-й выход которого соединен с А-м выходом группы входов узла анализа и с S-входом А-го триггера группы, прямой выход которого соединен с первым входом А-го элемента ИЛИ группы, выход которого соединен с А-м входом второго элемента И группы, первые выходы элементов совпадения соединены соответственно с вторыми входами одноименных элементов И третьей группы, третьи входы которых соединены с выходом элемента НЕ, вход которого соединен с выходом первого элемента И, с первым выходом узла анализа и с первым входом третьего элемента ИЛИ, R-вход А-го триггера группы соединен с А-м входом шестой группы входов узла анализа, А-й вход пятой группы входов которого соединен с вторым входом А-го элемента ИЛИ группы, группа выходов дешифратора соединена соответственно с группой входов первого элемента ИЛИ, выход которого соединен с вторым выходом узла и с первым входом четвертого элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И, выход которого соединен с третьим выходом узла анализа, третий вход которого соединен с управляющими входами элементов И первой группы, второй вход узла анализа соединен с входом формирующего элемента, выход которого соединен с первым входом второго элемента ИЛИ и с входом второго элемента задержки, выход которого соединен с управляющим входом второго элемента И группы, группа выходов которого соединена соответственно с группой информационных входов регистра, группа выходов которого соединена соответственно с второй группой входов элементов совпадения, четвертый вход узла анализа соединен с вторым входом второго элемента ИЛИ, выход которого соединен с входом сброса регистра, первый вход узла анализа соединен с управляющим входом первого элемента И группы и с входом первого элемента задержки, выход которого соединен с вторым входом четвертого элемента И, второй выход первого элемента совпадения соединен с вторым входом второго элемента И, первый вход которого соединен с вторым выходом второго элемента совпадения и с четвертым входом первого элемента И третьей группы, второй выход первого элемента совпадения соединен с первым входом третьего элемента И, второй вход которого соединен с вторым выходом четвертого элемента совпадения и с четвертым входом третьего элемента И третьей группы, выходы второго и третьего элементов И соединены соответственно с вторым и третьим входами третьего элемента ИЛИ, выход которого соединен с вторым выходом четвертого элемента ИЛИ, выходов первого, второго, третьего и четвертого элементов И первой группы соединены соответственно с первым, вторым, третьим и четвертым входами первого элемента И, выходы элементов И третьей группы соединены соответственно с управляющими входами одноименных элементов И второй группы. 10. Устройство по п.9, отличающееся тем, что элемент совпадения содержит дешифратор, два элемента ИЛИ, две группы элементов И и группу элементов И и группу элементов НЕ, причем первая группа входов элемента совпадения соединена соответственно с группой входов дешифратора, А-й выход которого соединен с первыми входами А-х элементов И первой и второй групп, выходы которых соединены с А-ми входами первого и второго элементов ИЛИ, выходы которых соединены соответственно с первым и вторым выходами элемента совпадения, А-й вход второй группы входов которого соединен с вторым входом А-го элемента И второй группы и с входом А-го элемента НЕ, выход которого соединен с вторым входом А-го элемента И первой группы. 11. Устройство по п.1, отличающееся тем, что блок управления содержит матрицу К • К триггеров и матрицу К • К элементов И, причем А-й вход третьей группы входов блока управления соединен с первыми входами элементов И А-го столбца блока управления, А-й вход первой группы входов блока управления соединен с вторыми входами элементов И А-й строки блока управления, выход А, А-го элемента И блока управления соединен с S-входом А, А-го триггера блока управления, выход которого соединен с А, А-м выходом блока управления, А-й вход второй группы входов которого соединен с R-входами триггеров А-й строки блока управления. 12. Устройство по п. 1, отличающееся тем, что блок ретрансляции сигналов содержит две группы элементов И, причем А-й вход группы входов блока ретрансляции сигналов соединен с первыми входами А-х элементов И первой и второй групп, выходы которых соединены соответственно с А-ми выходами первой и второй групп выходов блока ретрансляции сигналов, первый и второй входы которого соединены соответственно с вторыми входами второй и первой групп элементов И. 13. Устройство по п. 1, отличающееся тем, что системный арбитр содержит счетчик, дешифратор, группу элементов НЕ, пять элементов И, три группы элементов И, три группы элементов ИЛИ, две группы триггеров, причем вход системного арбитра соединен с первым входом пятого элемента И, выход которого соединен с счетным входом счетчика, группа информационных выходов которого соединена соответственно с группой входов дешифратора, А-й выход которого соединен с первыми входами А-х элементов И первой и второй групп элементов И, выходы которых соединены соответственно с S-входами А-х триггеров первой и второй групп триггеров, прямые выходы которых соединены соответственно с первым и вторым входами А-го элемента ИЛИ третьей группы, выход которого соединен с первым входом А-го элемента И третьей группы и с А-м выходом системного арбитра, первый вход которого соединен с вторыми входами элементов И третьей группы, выход А-го элемента И которой соединен с вторыми входами А-х элементов ИЛИ первой и второй групп, выходы которых соединены соответственно с R-входами триггеров первой и второй групп, инверсные выходы которых соединены соответственно с входами третьего и второго элементов И, выход третьего элемента И соединен с первым входом первого элемента И, с вторыми входами элементов И первой группы и с третьим входом пятого элемента И, выход второго элемента И соединен с вторым входом пятого элемента И и с третьим входом первого элемента И, выход которого соединен с вторыми входами элементов И второй группы, третий вход А-го элемента И которого соединен с А-м входом второй группы входов системного арбитра, А-й вход первой группы входов соединен с третьим входом А-го элемента И первой группы и с входом А-го элемента НЕ, выход которого соединен с А-м входом четвертого элемента И, выход которого соединен с вторым входом первого элемента И, третий вход системного арбитра соединен с первыми входами элементов ИЛИ первой и второй групп и с входом начальной установки счетчика. 14. Устройство по п. 1, отличающееся тем, что каждый из блоков коммутации и синхронизации содержит матрицу К • К элементов И и группу элементов ИЛИ, причем А-й информационный вход блока коммутации и блока синхронизации соединен с первыми входами элементов И А-го столбца матрицы элементов И, выходы элементов И А-й строки которой соединены с входами А-го элемента ИЛИ, выходы А-х элементов ИЛИ образуют выход блока, А,А-й вход группы управляющих входов которого соединен с вторым входом А,А-го элемента И матрицы элементов И. 15. Устройство по п. 1, отличающееся тем, что передающий блок содержит узел записи передачи, группу узлов передачи, группу узлов выбора передачи, узел считывания передачи, два элемента ИЛИ и два элемента И, причем первый вход передающего блока соединен с пятым входом узла считывания передачи, первая группа выходов которого соединена соответственно с второй группой входов узлов передачи, первая группа входов которых соединена соответственно с второй группой выходов узла записи передачи, С-й выход (где С 1, Н, где Н
число пакетов, хранимых в передающем блоке) первой группы выходов которого соединен с первым входом С-го узла передачи, первый выход которого соединен с С-м входом группы входов узла записи передачи, первый выход которого соединен с четвертыми входами узлов передачи, восьмые входы которых соединены с вторым выходом узла считывания передачи, С-й выход второй группы выходов которого соединен с третьим входом С-го узла выбора передачи, первый и второй выходы которого соединены соответственно с шестым и седьмым входами С-го узла передачи, третий и четвертый выходы которого соединены соответственно с первым и вторым входами С-го узла выбора передачи, третий и четвертый выходы которого соединены соответственно с С-ми входами первого и второго элементов ИЛИ, выходы которых соединены соответственно с третьим и четвертым входами узла считывания передачи, первый выход которого соединен с первым выходом передающего блока, группа входов которого соединена соответственно с третьей группой входов узла считывания передачи, С-й вход первой и второй групп входов которого соединены соответственно с пятым и шестым выходами С-го узла выбора передачи, седьмой выход которого соединен с С-м входом второго элемента И, выход которого соединен с пятыми входами узлов выбора передачи, шестые входы которых соединены с третьим выходом узла считывания передачи, шестой вход которого соединен с пятыми выходами узлов передачи, вторые выходы которых соединены соответственно с входами первого элемента И, выход которого соединен с вторым выходом передающего блока, второй вход которого соединен с пятыми входами узлов передачи и с первым входом узла записи передачи, второй вход которого соединен с третьим входом передающего блока, пятый вход которого соединен с третьим входом узла записи передачи, с вторыми входами узлов передачи, с четвертыми входами узлов выбора передачи и с вторым входом узла считывания передачи, второй выход узла передачи соединен с третьими входами узлов передачи и с третьим выходом передающего блока, четвертый вход которого соединен с первым входом узла считывания передачи и с четвертым входом узла записи передачи. 16. Устройство по п. 15, отличающееся тем, что узел записи передачи содержит два элемента ИЛИ, два элемента И, два счетчика, два дешифратора и формирующий элемент, причем группа входов узла записи передачи соединена соответственно с группой входов первого элемента ИЛИ, выход которого соединен с первым входом первого элемента И, выход которого соединен с счетным входом первого счетчика, группа выходов которого соединена соответственно с группой входов первого дешифратора, группа выходов которого соединена соответственно с первой группой выходов узла записи передачи, четвертый вход которого соединен с вторым входом первого элемента И, третий вход узла записи передачи соединен с входом сброса первого счетчика и с вторым входом второго элемента ИЛИ, выход которого соединен с входом сброса второго счетчика, группа выходов которого соединена соответственно с группой входов второго дешифратора и с второй группой выходов узла записи передачи, первый вход которого соединен с первым входом второго элемента И, выход которого соединен с первым выходом узла записи передачи, второй вход которого соединен с счетным входом второго счетчика, второй вход второго элемента И соединен с первым выходом второго дешифратора, второй выход которого соединен с вторым выходом узла записи передачи и с входом формирующего элемента, выход которого соединен с первым входом второго элемента ИЛИ. 17. Устройство по п. 15, отличающееся тем, что узел передачи содержит две группы элементов И, оперативный запоминающий элемент, семь элементов И, элемент ИЛИ и два триггера, причем первая и вторая группы входов узла передачи соединены с первыми группами входов первого элемента И первой и второй групп, группы выходов которых соединены соответственно с группой адресных входов оперативного запоминающего элемента, информационный вход/выход которого соединен с выходом первого элемента И и с первым входом третьего элемента И, выход которого соединен с пятым выходом узла передачи, шестой и восьмой входы которого соединены соответственно с вторым и третьим входами третьего элемента И, пятый и четвертый входы узла передачи соединены соответственно с вторыми входами первого и второго элементов И, выход которого соединен с входом первого триггера, прямой выход которого соединен с вторым входом четвертого элемента И, выход которого соединен с третьим выходом узла передачи, первый вход которого соединен с вторыми входами пятого и шестого элементов И, выход которого соединен с первым выходом узла передачи, второй вход которого соединен с первым входом элемента ИЛИ, выход которого соединен с выходом сброса оперативного запоминающего элемента и с R-входами первого и второго триггеров, инверсный выход которого соединен с управляющими входами элементов И первой группы, с входом режима записи оперативного запоминающего элемента и с первым входом пятого элемента И, выход которого соединен с первыми входами первого и второго элементов И и с вторым входом седьмого элемента И, выход которого соединен с S-входом второго триггера, прямой выход которого соединен с вторым выходом узла передачи, первым входом шестого элемента И, с входом режима чтения оперативного запоминающего элемента, с первым входом четвертого элемента И, с управляющим входом элементов И второй группы и с четвертым входом узла передачи, третий и седьмой входы которого соединены соответственно с первым входом седьмого элемента И и с вторым входом элемента ИЛИ. 18. Устройство по п. 15, отличающееся тем, что узел выбора передачи содержит два элемента НЕ, пять элементов И, два элемента ИЛИ и два триггера, причем вход узла выбора передачи соединен с первым входом элемента И и с входом первого элемента НЕ, выход которого соединен с первым входом второго элемента, второй вход которого соединен с вторым входом узла выбора передачи, третий вход которого соединен с первыми входами четвертого и пятого элементов И, выходы первого и второго элементов И соединены соответственно с вторыми входами четвертого и пятого элементов И, выходы которых соединены соответственно с S-входами первого и второго триггеров, прямые выходы которых соединены соответственно с четвертым и третьим выходами узла выбора передачи и с первым и вторым входами второго элемента ИЛИ, выход которого соединен с первым входом третьего элемента И и с первым выходом узла выбора передачи, второй выход которого соединен с выходом третьего элемента И, выход первого элемента И соединен с входом второго элемента НЕ, выход которого соединен с седьмым выходом узла выбора передачи, пятый вход которого соединен с третьим входом пятого элемента И, четвертый вход узла выбора передачи соединен с первым входом первого элемента ИЛИ, выход которого соединен с входами первого и второго триггеров, инверсные выходы которых соединены соответственно с пятым и шестым выходами узла выбора передачи, шестой вход которого соединен с вторыми входами первого элемента ИЛИ и третьего элемента И. 19. Устройство по п. 15, отличающееся тем, что узел считывания передачи содержит шесть элементов ИЛИ, формирующий элемент, два триггера, пять элементов И, группу элементов И, сдвиговый регистр, три счетчика и два дешифратора, причем первая и вторая группы входов узла считывания передачи соединены соответственно с группами входов третьего и четвертого элементов И, выходы которых соединены соответственно с вторым и третьим входами пятого элемента И, выход которого соединен с счетным входом третьего счетчика, группа выходов которого соединена соответственно с группой входов второго дешифратора, группа выходов которого соединена соответственно с второй группой выходов узла считывания передачи, третья группа входов которого соединена соответственно с первой группой входов элементов И первой группы, группа выходов которого соединена соответственно с группой входов сдвигового регистра, информационный выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с первым выходом узла считывания передачи, третий и четвертый входы которого соединены соответственно с вторым и первым входами первого элемента ИЛИ, выход которого соединен с входом формирующего элемента, выход которого соединен с управляющим входом элементов И группы и с S-входом первого триггера, прямой выход которого соединен с первым входом первого элемента И, выход которого соединен с тактовым входом сдвигового регистра и с счетным входом первого счетчика, выход которого соединен с вторым входом второго элемента ИЛИ, с первым входом третьего элемента ИЛИ и с S-входом второго триггера, прямой выход которого соединен с вторым входом второго элемента И и с вторым выходом узла считывания передачи, пятый вход которого соединен с вторым входом первого элемента И и с первым входом второго элемента И, выход которого соединен с счетным входом второго счетчика, группа выходов которого соединена соответственно с первой группой выходов узла считывания передачи и с группой входов первого дешифратора, выход которого соединен с третьим выходом узла считывания передачи и с вторыми входами пятого и шестого элементов ИЛИ, выходы которых соединены соответственно с R-входом второго триггера и с входом сброса второго счетчика, первый и шестой входы узла считывания передачи соединены соответственно с первым входом пятого элемента И и с вторым входом четвертого элемента ИЛИ, второй вход узла считывания передачи соединен с первым входом второго элемента ИЛИ, с вторым входом третьего элемента ИЛИ, с первыми входами пятого и шестого элементов ИЛИ и с входом сброса третьего счетчика, выход третьего элемента ИЛИ соединен с входами сброса сдвигового регистра и первого счетчика, выход второго элемента ИЛИ соединен с R-входом первого триггера.