СЕЛЕКТОР ИМПУЛЬСОВ ЗАДАННОЙ КОДОВОЙ КОМБИНАЦИИ Российский патент 1997 года по МПК H03K5/26 

Изобретение относится к импульсной технике и может быть использовано в аппаратуре обработки информации, управления и измерения, в частности в устройствах приема двоичных импульсных позиционных кодов для выделения последовательности заданных кодовых комбинаций из входного потока информации, например для выделения адресных частей информационных слов и последующей коммутации остальных частей этих слов, содержащих данные.

Известен селектор импульсов заданной кодовой комбинации [1] содержащий сдвиговый регистр, первый логический дешифратор, счетчик импульсов, второй логический дешифратор, триггер, первый и второй элементы ИЛИ. В данном устройстве информационный вход соединен с информационным входом сдвигового регистра, а тактовый вход с тактовыми входами регистра и счетчика импульсов, выходы которого подключены к соответствующим входам второго логического дешифратора, выход которого соединен с вторым S-входом триггера, первый S-вход которого подключен к выходу второго элемента ИЛИ, R-вход к второму входу первого элемента ИЛИ и к входу начала слова устройства, а выход к выходу устройства и к первому входу первого элемента ИЛИ, выход которого соединен с входами установки в ноль счетчика и регистра, выходы которого соединены с соответствующими входами первого логического дешифратора, выходы которого соединены со входами второго элемента ИЛИ. Данное устройство ненадежно селектирует кодовые слова, у которых в первом адресном разряде ноль, при этом возможен пропуск слова с "чужим" адресом.

Известно также устройство для выделения кодовой комбинации [2] содержащее мультиплексор, триггер и счетчик, разрядные выходы которого подключены к управляющим входам мультиплексора. Кроме того, в данное устройство входят делитель частоты и элемент ИЛИ-НЕ, выход которого подключен к объединенным установочным входам делителя частоты, триггера и счетчика, вход которого объединен с первым входом элемента ИЛИ-НЕ и входом записи триггера и подключен к выходу делителя частоты, второй вход элемента ИЛИ-НЕ соединен с выходом мультиплексора, первый вход которого, объединенный с входом триггера, является входом устройства, прямой выход триггера подключен к входам мультиплексора, соответствующим логическим единицам в кодовой комбинации, а инверсный выход триггера подключен к входам мультиплексора, соответствующим логическим нулям в кодовой комбинации, причем выход переполнения счетчика является выходом устройства, тактовым входом которого является вход делителя частоты.

Кроме того, известно устройство для обнаружения кодовых комбинаций [3] содержащее входной регистр сдвига, счетчик, последовательно соединенные триггер и элемент И, а также компаратор, дополнительный регистр сдвига, элементы ИЛИ-НЕ и И-НЕ, при этом первый и второй входы входного регистра сдвига являются соответственно сигнальным входом и входом тактовой частоты устройства, первые n входов компаратора соединены с соответствующими выходами входного регистра сдвига, выход переполнения которого соединен с первым входом элемента ИЛИ-НЕ, с входом установки в единичное состояние триггера, с входом сброса дополнительногорегистра сдвига и с входом записи счетчика, выходы разрядов которого соединены с соответствующими вторыми n входами компаратора, выход которого соединен с другим входом элемента И, нулевой выход триггера через элемент ИЛИ-НЕ соединен с первым входом элемента И-НЕ, выход которого соединен со счетным входом счетчика и со счетным входом дополнительного регистра сдвига, выход одного из разрядов которого соединен с входом сброса триггера, причем другой вход элемента И-НЕ является входом опорной частоты, информационный вход дополнительного регистра сдвига является входом "Логическая 1", а n информационных входов счетчика являются входом одной из кодовых комбинаций.

В рассмотренных выше устройствах не предусмотрены анализ требуемой длительности паузы между входными словами и возможность работы в цикловом режиме приема информации.

Наиболее близким к предлагаемому устройству является селектор импульсов заданной кодовой комбинации [4] выбранный за прототип, функциональная схема которого приведена на фиг. 3, а диаграммы работы на фиг. 4.

Этот селектор импульсов заданной кодовой комбинации содержит первый сдвиговый регистр 1, первый дешифратор 2, счетчик импульсов 3, второй дешифратор 4, первый триггер 5, первый и второй элементы ИЛИ 6 и 7, второй сдвиговый регистр 8, генератор тактовых импульсов 9, третий дешифратор 10, второй триггер 11, первый и второй элементы И 12 и1 3, инвертор 14. При этом информационный вход селектора соединен с D-входом регистра 1, тактовый вход селектора с D-входом регистра 8, тактовым входом счетчика 3 и первым входом элемента И 12, вход сброса селектора с R-входом регистра 8 и тактовым входом триггера 5, S вход которого соединен с выходом дешифратора 4, R-вход - синверсным выходом триггера 11, прямой выход с первым входом элемента И 13, а инверсный выход со вторым входом элемента И 12, выход которого подключен к тактовому входу регистра 1, выходы которого соединены с соответствующими входами дешифратора 2, выходы которого подключены к входам элемента ИЛИ 6, выход которого соединен с вторым входом элемента И 13, выход которого является выходом селектора. Выход генератора тактовых импульсов 9 соединен с тактовым входом регистра 8, выходы которого соединены с входами элемента ИЛИ 7, выход которого подключен к входу инвертора 14, выход которого соединен с R-входом счетчика 3 и S-входом триггера 11. Выходы счетчика 3 соединены с соответствующими входами дешифраторов 4 и 10, выход последнего соединен с тактовым входом триггера 11, прямой выход которого подключен к входу разрешения счета счетчика 3. D-входы обоих триггеров 5 и 11 соединены с общей шиной устройства.

Данное устройство предназначено для выделения определенных слов из потока информационных кодовых слов (потока данных), поступающих на информационный вход селектора. Кодовые слова представляют собой последовательные двоичные коды определенной разрядности, сопровождаемые пачками тактовых импульсов. Наличие импульса в разряде кодирует логическую "1", отсутствие логический "0". Несколько первых разрядов слова адресные, остальные информационные. Селектор использует адресные разряды для определения искомого информационного слова и, если это слово пришло, то на выходе селектора появляется прямоугольный импульс, позволяющий устройствам, подключенным к выходу селектора, выделять информационную часть отселектированного кодового слова, т.е. фактически на выходе селектора будет строб, охватывающий информационную часть нужного слова.

В исходном состоянии после включения электропитания в устройстве приходит импульс начального сброса, который устанавливает в ноль регистр 8 и триггер 5. При этом на выходе элемента ИЛИ 8 устанавливается логический "0", а на выходе инвертора 14 логическая "1" (фиг. 4.4). На прямом выходе триггера 5 по заднему фронту импульса сброса установится логический "0" (фиг. 4.10), запрещающий прохождение через элемент И 13 сигнала на выход селектора (фиг. 4.13). На инверсном выходе триггера 5 логическая "1" (фиг. 4.9), которая разрешает прохождение импульсов с тактового входа селектора через элемент И 12 на тактовый вход регистра 1, но пока не началось очередное информационное слово на тактовом и на информационном входах селектора логический "0" (фиг. 4.1; 4.2; 4.11). На выходах дешифраторов 4 и 10, а также элемента ИЛИ 6 - логический "0" (фиг. 4.5; 4.6; 4.12). На инверсном выходе триггера 11 - логический "0" (фиг. 4.7), а прямом выходе логическая "1" (фиг. 4.8), разрешающая счет в счетчике 3.

С приходом первого разряда какого-либо информационного кодового слова на информационный вход селектора, на его тактовый вход начинает поступать пачка импульсов, количество которых совпадает с числом разрядов в слове, а по времени каждый импульс совпадает с соответствующим разрядом слова. По переднему фронту первого тактового импульса значение первого разряда кода запишется в регистр 1. Количество разрядов этого регистра равно количеству адресных разрядов в кодовом слове (Na). Одновременно тактовые импульсы начинают поступать на D-вход регистра 8, на тактовый вход которого идут импульсы с выхода генератора тактовых импульсов 9 (см. фиг. 4.3). Разрядностьрегистра 8 определяется из требования минимально допустимой длительности паузы между кодовыми словами, поступающими на информационный вход селектора. Предположим, что длительность паузы не может быть меньше τ_n= N_п•T_и, где N_n целое число, Ти период следования импульсов в тактовой пачке кодового слова. Тогда для устойчивой записи тактовых импульсов в регистр 8 импульсы генератора 9 должны идти с периодом следования Ти/Q (иначе возможен пропуск одного или нескольких тактов), где Q скважность импульсов тактовой пачки кодового слова (в рассматриваемом случае Q 2). Очевидно, что регистр 8 должен иметь Q•N_n разрядов. С приходом первого импульса пачки на D-вход регистра 8 по переднему фронту следующего импульса генератора 9 в первый разряд регистра 8 запишется логическая "1", что приведет к появлению логического "0", на выходе инвертора 14 (фиг. 4.4), что, в свою очередь, сигнализирует о начале поступления на информационный вход селектора кодового слова. При этом счетчик 3 перестает удерживаться по R-входу и начинает считать импульсы пачки с тактового входа селектора, а триггер 11 не удерживается больше по S-входу. Счетчик 3 должен определять формат как адресной части кодового слова, так и формат всего слова, поэтому разрядность счетчика 3 выбирается из соотношения М ≥log₂N_c, где N_c число разрядов во всем слове, Nc > Na. Дешифраторы 2, 4 и10 представляют собой обычные логические дешифраторы двоичного кода, например, в позиционный десятичный (или восьмеричный). По заднему фронту каждого импульса тактовой пачки число, записанное в счетчик 3, увеличивается на единицу. Одновременно по переднему фронту каждого импульса тактовой пачки в регистр 1 записывается адресная часть кодового слова. Когда в регистр 1 запишутся первые Na разрядов слова (адрес), и если этот адрес совпадает с одной из искомых кодовых комбинаций, на которые настроен дешифратор 2, то по переднему фронту Na-го тактового импульса пачки на выходе элемента ИЛИ 6 появится логическая "1" (фиг. 4.12). По заднему фронту этого же тактового импульса на выходе дешифратора 4 появится также логическая "1" (фиг. 4.5), так как этот дешифратор настроен на число Na. При этом триггер 5 перебросится в противоположное состояние: логическая "1" по прямому выходу (фиг. 4.10), логический "0" по инверсному (фиг. 4.9), закрыв, тем самым, прохождение тактовых импульсов через элемент И 12 на регистр 1 и открыв элемент И 13 для прохождения сигнала с выхода элемента ИЛИ 6 на выход селектора (фиг. 4.11; 4.12; 4,13).

Счетчик 3 продолжает считать тактовые импульсы и после окончания адресной части в кодовом слове, и с приходом заднего фронта Nс-го импульса на выходе дешифратора 10 появляется логическая "1" (фиг. 4.6), так как этот дешифратор настроен на число Nc. При этом состояние триггера 11 изменится на противоположное: логическая "1" по инверсному выходу (фиг. 4.7) и логический "0" по прямому (фиг. 4.8), т.к. D-вход этого триггера имеет потенциал общей шины устройства. Счет в счетчике 3 запрещается, а триггер 5 устанавливается в состояние логического "0" по прямому выходу и в логическую "1" по инверсному (фиг. 4.9 и 4.10), т.е. еще по (Na + 1)-му тактовому импульсу пачки с S-входа этого триггера была снята логическая "1" (фиг. 4.5). Тем самым, элемент И 12 снова открывается для прохождения на регистр 1 тактовых импульсов пачки, но пачка уже окончилась, а элемент И 13 закрывается, и импульс на выходе селектора заканчивается.

Таким образом, этот выходной импульс-строб охватывает только информационную часть кодового слова, адрес которого совпадает с одной из кодовых комбинаций, на которые настроен селектор. При этом с окончанием слова, выходной сигнал также окончился, что исключает попадание импульсных помех в устройства, подключенные к выходу селектора и активизируемые его выходными сигналами (например, коммутаторы или запоминающие устройства).

После окончания последнего импульса тактовой пачки с передним фронтом следующего импульса генератора 9 в регистр 8 запишется в первом разряде ноль, но на выходе инвертора 14 будет по-прежнему логический "0", т.е. в остальных разрядах этого регистра будут записаны логические "1". И так будет до тех пор, пока хотя бы в одном разряде регистра 8 будет логическая "1". При этом счетчик 3 закрыт для счета логическим нулем с прямого выхода триггера 11, и прием информационных слов невозможен. Для того, чтобы все разряды регистра 8 обнулились, необходим при логическом "0" на D-входе этого регистра приход на его тактовый вход количества импульсов, равного количеству разрядов этого регистра, т.е. Q•Nп, а так как период следования импульсов генератора 9 равен Ти/Q, то очевидно, что на выходе инвертора 14 логический "0" будет еще держаться время N_п•T_и= τ_n после окончания очередного информационного слова, и на все это время τ_n селектор закрыт для приема информации. Когда же время минимальной паузы τ_n между кодовыми словами пройдет, то регистр 8 обнулится, на выходе инвертора 14, установится логическая "1" (фиг. 4.4), которая сбросит счетчик 3 (фиг. 4.6) и установит триггер 11 в исходное состояние: логический "0" по инверсному выходу (фиг. 4.7) и логическая "1" по прямому (фиг. 4.8), разрешив, тем самым, счет в счетчике 3 и подготовив селектор к приему нового кодового слова.

Если следующее кодовое слово имеет в адресной части кодовую комбинацию, не подлежащую декодированию в селекторе, тогда с приходом первого же импульса тактовой пачки на выходе инвертора 14 появляется логический "0" (фиг. 4.4), как это было и в предыдущем случае, а на выходе элемента ИЛИ 6 логическая "1" сменяется логическим "0", так как теперь в регистр 1 записана кодовая комбинация, не соответствующая числам, на которые настроен дешифратор 2 (фиг. 4.12). В остальном селектор работает как в первом случае, только сигнал на выходе элемента ИЛИ 6 так и остается на уровне логического "0", поэтому выходного импульса нет.

Предположим теперь, что после окончания кодового слова раньше, чем через время τ_n (т.е. во время паузы, которую должно селектировать устройство) на селектор начинает поступать новое кодовое слово или импульсная помеха (фиг. 4.1; 4.2) (в данном случае принято τ_n= 3T_и, а помеховые импульсы приходят через время 1,5 Ти). Это слово или помеха не могут быть приняты селектором, так как счет в счетчике 3 запрещен, как это уже рассматривалось выше, а значит не может быть открыт элемент И 13 для выходного сигнала селектора. И закрыт будет счетчик 3 для счета до тех пор, пока пауза между кодовыми словами на станет равной τ_n, т.к. только тогда может переброситься триггер 11, удерживающий счетчик 3.

При приеме информации, поступающей, например, от приемоиндикаторов спутниковых навигационных систем, возникает необходимость обеспечения циклового режима приема информации, при котором поток входных данных устройства (на информационном входе) представляет собой циклические последовательности кодовых слов, разделенных паузами, длительностью не менее τ_nНачало цикла определяется словом, имеющим определенный адрес (так называемое, слово состояния). Затем до начала следующего цикла проходит последовательность различных слов, адресные части которых определяют тип информации, содержащейся в слове. Причем, слова эти в течение цикла повторяются многократно, а информация в них не меняется. В цикловом режиме приема требуется выделить начало цикла, затем принять требуемую часть информации, т.е. отселектировать из входного потока данных слова с требуемой информацией, причем только по одному разу каждое слово в течение цикла, и закончить прием. Очевидно, что рассмотренное известное устройство не обеспечивает работу в цикловом режиме приема информации. Действительно, даже если дешифратор 2 и настроен на адреса слова состояния и требуемых информационных слов и с их приходом на выходе селектора формируются сигналы, то это не позволяет определить типы конкретных принимаемых слов, а также начало и конец цикла приема информации.

Технический результат предлагаемого изобретения -расширение функциональных возможностей путем обеспечения работы в цикловом режиме приема информации.

Для достижения технического результата в селектор импульсов заданной кодовой комбинации, содержащий первый сдвиговый регистр, D-вход которого соединен с информационной шиной, первый дешифратор и первый элемент ИЛИ, а также последовательно соединенные генератор тактовых импульсов, второй сдвиговый регистр, второй элемент ИЛИ, инвертор и счетчик импульсов, выходы которого через второй дешифратор подключен к S-входу первого триггера, а через третий дешифратор к С-входу второго триггера, S-вход которого соединен с выходом инвертора, прямой выход соединен с входом разрешения счета счетчика импульсов, аинверсный выход с R-входом первого триггера, С-вход которого объединен с R-входом второго сдвигового регистра и подключен к входу сброса, прямой выход первого триггера подключен к первому входу первого элемента И, а инверсный через второй элемент И к С-входу первого сдвигового регистра, D-входы первого и второго триггеров соединены с общей шиной, тактовый вход селектора подключен к D-входу второго сдвигового регистра, С-входу счетчика импульсов и второму входу второго элемента И, выход первого элемента И является выходом селектора, введены коммутатор, запоминающее устройство, третий элемент И, RS-триггер, четвертый дешифратор и группа из n элементов И, выходы которых являются дополнительными выходами селектора, первые входы элементов И группы соединены с соответствующими выходами первого дешифратора и информационными входами запоминающего устройства, а вторые входы объединены и подключены к прямому выходу первого триггера, управляющему входу первого дешифратора и второму входу третьего элемента И, первый вход которого подключен к выходу четвертого дешифратора, а выход является (n + 1)-м дополнительным выходом селектора и подключен к S-входу RS-триггера, выходы первого сдвигового регистра соединены с входами четвертого дешифратора и коммутатора, выходы которого подключены к информационным входам первого дешифратора, а управляющий вход к выходу RS-триггера, R-вход которого соединен с управляющим входом запоминающего устройства и с выходом первого элемента ИЛИ, первый вход которого подключен к шине сброса селектора, а второй вход к выходу первого элемента И, ко второму групповому входу которого подключены выходы запоминающего устройства.

Сущность изобретения заключается в том, что дополнительно введенные элементы и связи в предлагаемом устройстве позволяютобеспечить работу в цикловом режиме приема информации. Для этого четвертый дешифратор настроен на адрес слова, определяющего начало цикла. С приходом этого слова, устанавливается RS-триггер, открывая тем самым коммутатор для выходных кодов первого регистра, которые начинают поступать на первый дешифратор, настроенный на адреса искомых информационных слов, приход которых устанавливает соответствующие ячейки запоминающего устройства. Одновременно, через группу из n-элементов И на дополнительные выходы селектора поступают стробы, соответствующие информационной части принимаемых слов (в том числе и строб слова начала цикла на (n + 1)-й дополнительный выход). С приходом всех искомых слов в пределах одного цикла на выходе селектора формируется соответствующий сигнал, устанавливающий селектор в исходное состояние и информирующий аппаратуру, подключенную к выходу селектора, об окончании приема информации. Тем самым обеспечивается работа в цикловом режиме приема информации, что расширяет функциональные возможности устройства.

На фиг. 1 показана функциональная схема предлагаемого селектора импульсов заданной кодовой комбинации; на фиг. 2 временные диаграммы работы предлагаемого устройства; на фиг. 3 функциональная схема устройства-прототипа; на фиг. 4 временные диаграммы работы устройства-прототипа.

Предлагаемый селектор импульсов заданной кодовой комбинации содержит (фиг. 1) первый сдвиговый регистр 1, первый дешифратор 2, счетчик импульсов 3, второй дешифратор 4, первый триггер 5, первый и второй элементы ИЛИ 6 и 7, второй сдвиговый регистр 8, генератор тактовых импульсов 9, третий дешифратор 10,второй триггер 11, первый и второй элементы И 12 и 13, инвертор 14, коммутатор 15, запоминающее устройство 16, третий элемент И 17, RS-триггер 18, четвертый дешифратор 19 и группу из n элементов И 20.

В рассматриваемом селекторе импульсов заданной кодовой комбинации информационный вход соединен с D-входом регистра 1, тактовый вход с D-входом регистра 8, тактовым С-входом счетчика 3 и вторым входом элемента И 12, вход сброса с R-входом регистра 8, тактовым С-входом триггера 5 и первым входом элемента ИЛИ 6. S-вход триггера 5 соединен с выходом дешифратора 4, R-вход с инверсным выходом триггера 11, прямой выход с первым входом элемента И 13, с управляющим входом дешифратора 2, с вторыми входами группы из n элементов И 20 и со вторым входом третьего элемента И 17, а инверсный выход с первым входом элемента И 12, выход которого подключен к тактовому С-входу регистра 1, выходы которого соединены с соответствующими информационными входами коммутатора 15 и с входами дешифратора 19, выход которого подключен к первому входу элемента И 17, выход которого соединен с S-входом триггера 18 и с (n + 1)-м дополнительным выходом селектора. При этом R-вход триггера 18 соединен с выходом элемента ИЛИ 6 и с управляющим входом запоминающего устройства 16, а выход с управляющим входом коммутатора 15, выходы которого подключены к информационным входам дешифратора 2, выходы которого соединены с информационными входами запоминающего устройства 16 и первыми входами соответствующих элементов И из группы 20. Выходы n элементов И из группы 20 являются с первого по n-й дополнительными выходами селектора. Выходы запоминающего устройства 16 подключены ко второму групповому входу элемента ИТ 13, выход которого является выходом селектораи соединен со вторым входом элемента ИЛИ 6. Выход генератора тактовых импульсов 9 соединен с тактовым С-входом регистра 8, выходы которого подключены к входам элемента ИЛИ 7, выход которого через инвертор 14 соединен с R-входом счетчика 3 и S-входом триггера 11. Выходы счетчика 3 соединены с соответствующими входами дешифраторов 4 и 10, выход последнего соединен с тактовым С-входом триггера 11, прямой выход которого подключен к входу разрешения счета счетчика 3. D-входы триггеров 5 и 11 соединены с общей шиной устройства.

Селектор импульсов заданной кодовой комбинации работает следующим образом.

Селектор предназначен для выделения последовательности определенных слов из потока информационных кодовых слов (потока данных), циклически поступающих на информационный вход селектора. Кодовые слова представляют собой последовательные двоичные коды определенной разрядности, сопровождаемые пачками тактовых импульсов. Наличие импульса в разряде кодирует логическую "1", отсутствие логический "0". Несколько первых разрядов слова адресные, остальные информационные. Селектор обеспечивает прием информации из потока данных в цикловом режиме. При этом используются адресные разряды для определения искомых слов. Сначала селектируется слово, определяющее начало цикла, и, если это слово пришло, то появляется возможность анализа входного потока данных для поиска остальных искомых информационных слов. Одновременно, на (n + 1)-м дополнительном выходе селектора появляется прямоугольный импульс, позволяющий устройствам, подключенным к выходам селектора, выделить информационную часть отселектированного слова начала цикла, т.е. на выходе будет строб, охватывающий информационную часть этогослова. Затем происходит последовательный выбор требуемых слов из входного потока данных, и при этом на соответствующих дополнительных выходах с первого по n-й формируются аналогичные стробы. Когда в пределах одного цикла произошел однократный прием всех искомых слов, на основном выходе селектора формируется импульс, информирующий об окончании цикла приема информации.

В исходном состоянии после включения электропитания в селекторе приходит импульс начального сброса, который устанавливает в ноль регистр 8 и триггеры 5, 18. При этом на выходе элемента ИЛИ 7 устанавливается логический "0", а на выходе инвертора 14 логическая "1" (фиг. 2.4). На прямом выходе триггера 5 по заднему фронту импульса сброса установится логический "0" (см. фиг. 2.10), запрещающий прохождение через элемент И 13 сигнала на выход селектора (фиг. 2,12). На инверсном выходе триггера 5 логическая "1" (фиг. 2.9), которая разрешает прохождение импульсов с тактового входа селектора через элемент И 12 на тактовый вход регистра 1, но пока не началось очередное информационное слово на тактовом и на информационном входах селектора логический "0" (фиг. 2.1, 2.2 и 2.11). На выходах дешифраторов 4, 10 и 19 логический "0" (фиг. 2.5, 2.6 и 2.13). На инверсном выходе триггера 11 логический "0" (фиг. 2.7), а на прямом выходе логическая "1" (фиг. 2.8), разрешающая счет в счетчике 3. На выходе триггера 18 логический "0" (фиг. 2.14), закрывающий коммутатор 15 для прохождения выходных сигналов регистра 1.

С приходом первого разряда какого-либо информационного кодового слова на информационный вход селектора на его тактовый вход начинает поступать пачка импульсов, количество которых совпадает с числом разрядов в слове, а по времени каждый импульс совпадает с соответствующим разрядом слова. По переднему фронту первого тактового импульса значение первого разряда кода запишется в регистр 1. Количество разрядов этого регистра равно количеству адресных разрядов в принимаемых кодовых словах (Na). Одновременно тактовые импульсы начинают поступать на D-вход регистра 8, на тактовый вход которого идут импульсы с выхода генератора тактовых импульсов 9 (фиг. 2.3). Разрядность регистра 8 определяется из требования минимально допустимой длительности паузы между кодовыми словами, поступающими на информационный вход селектора. Предположим, что длительность паузы не может быть меньше τ_n= N_п•3T_и, где N_n
целое число; Т_и период следования импульсов в тактовой пачке кодового слова. Тогда для устойчивой записи тактовых импульсов в регистр 8 импульсы генератора 9 должны идти с периодом следования Т_и/Q (иначе возможен пропуск одного или нескольких тактов), где Q скважность импульсов тактовой пачки кодового слова (в рассматриваемом случае Q 2). Регистр 8, также как и в прототипе, должен иметь Q>•N_n разрядов. С приходом первого импульса пачки на D-вход регистра 8 по переднему фронту следующего импульса генератора 9 в первый разряд регистра 8 запишется логическая "1", что приведет к появлению логического "0" на выходе инвертора 14 (фиг. 2.4), что, в свою очередь, сигнализирует о начале поступления на информационный вход селектора кодового слова. При этом счетчик 3 перестает удерживаться по R-входу и начинает считать импульсы пачки с тактового входа селектора, а триггер 112 не удерживается больше по S-входу. Счетчик 3 должен определять формат как адресной части кодового слова, так и формат всего слова, поэтому разрядность счетчика 3 выбирается, как и в прототипе, из соотношения М≥log₂Nc, где Nс число разрядов во всем слове, Nc > Na. Дешифраторы 2, 4, 10 и 19 представляют собой обычные логические дешифраторы двоичного кода, например, в позиционный десятичный (или восьмеричный). По заднему фронту каждого импульса тактовой пачки число, записанное в счетчик 3, увеличивается на единицу. Одновременно, по переднему фронту каждого импульса тактовой пачки в регистр 1 записывается адресная часть кодового слова. Когда в регистр 1 запишутся первые Na разрядов слова (адрес), и если это адрес слова, определяющего начало цикла приема информации, то по переднему фронту Na-го тактового импульса пачки на выходе дешифратора 19 появится логическая "1" (фиг. 2.13), т.к. дешифратор 19 настроен именно на адрес этого слова. По заднему фронту этого же тактового импульса на выходке дешифратора 4 появится также логическая 21" (фиг. 2.5), т.е. этот дешифратор настроен на число Na. При этом триггер 5 перебросится в противоположное состояние: логическая "1" по прямому выходу (см. фиг. 2.10), логический "0" по инверсному (см. фиг. 2.9), закрыв тем самым прохождение тактовых импульсов через элемент И 12 на регистр 1 и открыв элемент И 13 для прохождения сигнала с выходов запоминающего устройства 16 на выход селектора, кроме того, открываются по вторым входам n элементов И из группы 20 для прохождения на дополнительные выходы селектора (с первого по n-й) сигналов с выходов дешифратора 2, на управляющий вход которого с прямого выхода триггера 5 также поступает сигнал разрешения. Этот же сигнал приходит на второй вход элемента И 17, на первом входе которого уже присутствует логическая "1" с выхода дешифратора 19. Т.о. на выходе элемента И 17 устанавливается логическая "1", которая, поступая наS-вход триггера 18, устанавливает его в логическую "1" по выходу (фиг. 2.14), открывая, тем самым, коммутатор 15 для прохождения выходных сигналов регистра 1 на дешифратор 2. В данном случае эти сигналы регистра 1 соответствуют адресу слова, определяющего начало цикла приема информации, но дешифратор 2 на этот адрес не настроен, поэтому на его выходах сохраняется логический "0". Кроме того, логическая "1" с выхода элемента И 17 поступает на (n + 1)-й дополнительный выход селектора, т.е. на этом выходе начинает формироваться строб, охватывающий информационную часть отселектированного слова.

Счетчик 3 продолжает считать тактовые импульсы и после окончания адресной части в кодовом слове, и с приходом заднего фронта Nc-го импульса на выходе дешифратора 10 появляется логическая "1" (фиг. 2.6), так как этот дешифратор настроен на число Nс. При этом состояние триггера 11 изменится на противоположное: логическая "1" по инверсному выходу (фиг. 2.7) и логический "0" по прямому (фиг. 2.8), так как D-вход этого триггера имеет потенциал общей шины устройства. Счет в счетчике 3 запрещается, а триггер 5 устанавливается в логический "0" по прямому выходу и в логическую "1" по инверсному (фиг. 2.9 и 2.10), так как еще по (Na + 1)-му тактовому импульсу пачки с S-входа этого триггера была снята логическая "1" (фиг. 2.5). Тем самым элемент И 12 снова открывается для прохождения на регистр 1 тактовых импульсов пачки, но пачка уже окончилась, а элемент И 13, группа из n элементов И 20 и дешифратор 2 закрываются. Одновременно закрывается по второму входу элемент И 17 и импульс-строб на его выходе и на (n + 1)-м выходе селектора заканчивается, т.е. строб совпадает с информационной частью соответствующего отселектированного слова, чтоисключает попадание импульсных помех в устройства, подключенные к выходу селектора и активизируемые его выходными сигналами. Таким образом, предлагаемое устройство также помехоустойчиво, как и прототип.

После окончания последнего импульса тактовой пачки с передним фронтом следующего импульса генератора 9 в регистр 8 запишется в первом разряде ноль, но на выходе инвертора 14 будет по-прежнему логический "0", так как в остальных разрядах этого регистра записаны логические "1". Так будет до тех пор, пока хотя бы в одном разряде регистра 8 будет логическая "1". При этом счетчик 3 закрыт для счета логическим "0" с прямого выхода триггера 11 и прием информационных слов невозможен. Для того, чтобы все разряды регистра 8 обнулились, необходим при логическом "0" на D-входе этого регистра приход на его тактовый вход количества импульсов, равного количеству разрядов этого регистра, т.е. Q•N_n, а так как период следования импульсов генератора 9 равен Ти/Q, то очевидно, что на выходе инвертора 14 логический "0" будет еще держаться время N_п•T_и= τ_n после окончания очередного информационного слова (в рассматриваемом случае первого слова в принимаемом информационном цикле), и на все это время τ_n селектор закрыт для приема информации. Когда же время минимальной паузы τ_n между словами пройдет, то регистр 8 обнулится, и на выходе инвертора 14 установится логическая "1" (фиг. 2.4), которая сбросит счетчик 3 (фиг. 2.6) и установит триггер 11 в исходное состояние: логический "0" по инверсному выходу (фиг. 2.7) и логическая "1" по прямому (фиг. 2.8), разрешив, тем самым, счет в счетчике 3 и подготовив селектор к приему следующего слова из информационного цикла. При этом коммутатор 15 после предыдущегоприема слова начала цикла остается открытым, т.е. сигналы с выходов регистра 1 поступают на информационные входы дешифратора 2. Если следующее кодовое слово имеет в адресной части кодовую комбинацию, на которую настроен дешифратор 2, то с приходом первого же импульса тактовой пачки на выходе инвертора 14 появляется логический "0" (фиг. 2.4), как это было и при приеме предыдущего слова, а на выходе дешифратора 19 устанавливается логический "0" (фиг. 2.13), так как теперь в регистр 1 записана кодовая комбинация, не соответствующая адресу первого слова цикла. Далее селектор работает как при приеме первого слова цикла, но адресную часть принимаемого слова анализирует уже дешифратор 2. Этот дешифратор настраивается на несколько кодовых комбинаций, соответствующих адресам информационных слов, которые надо принять из входного потока данных в течение одного информационного цикла. Как уже рассматривалось выше, запись адреса в регистр 1 заканчивается с Na-M-импульсом, поэтому дешифратор 2 стробируется сигналом с прямого выхода триггера 5, передний фронт которого совпадает с окончанием Na-го импульса входной тактовой пачки. При приеме одного из искомых адресов по сигналу с прямого выхода триггера 5 на соответствующем выходе дешифратора 2 появляется сигнал, поступающий на соответствующий вход запоминающего устройства 16 и устанавливающий ту или иную его ячейку в логическую "1" по выходу (фиг. 2.15.1). Также сигнал с выхода дешифратора 2 поступает на первый вход одного из элементов И из группы 20. К этому моменту группа элементов И 20 снова открыта по вторым входам, поэтому на соответствующем дополнительном выходе селектора формируется строб, сопровождающий информационную часть отселектированного слова.

По окончании слова селектор возвращается в исходное состояние как и при приеме предыдущего слова и готов принять следующее слово из потока данных. При этом коммутатор 15 остается открытым, а ячейка запоминающего устройства 16, соответствующая принятому слову, остается установленной в логическую "1" по выходу, и дальнейший прием слова с аналогичным адресом в пределах данного информационного цикла не изменит состояние этой ячейки.

Затем аналогичным образом происходит однократный прием остальных информационных слов, на адреса которых настроен дешифратор 2. При этом соответствующие ячейки запоминающего устройства 16 устанавливаются в логическую "1" по выходу (на фиг. 2.15.1, 2.15.2 и 2.15.3 показан пунктиром случай для приема трех различных информационных слов из входного потока данных), а на соответствующих дополнительных выходах формируются стробы сопровождения. При однократном приеме в пределах одного цикла всех искомых слов на всех выходах запоминающего устройства 16е устанавливается логическая "1", и в этом случае по окончании Na-го тактового импульса последнего слова на первом входе элемента И 13 (или прямом выходе триггера 5) начинает формироваться (по (Na + 1)-му тактовому импульсу соответствующего слова) строб, сопровождающий информационную часть последнего принимаемого слова (фиг. 2.10). Тем самым, на выходе элемента И 13 (и на выходе селектора) формируется импульс, совпадающий со стробом сопровождения последнего искомого слова информационного цикла (фиг. 2.12) и информирующий об окончании цикла приема информации. Этот импульс проходит через элемент ИЛИ 6 на R-вход триггера 18 и устанавливает своим передним фронтом его в логический "0" по выходу, закрывая, тем самым, коммутатор 15 (фиг. 2.14). Задний фронт выходного импульсаселектора сбрасывает ячейки запоминающего устройства 16 в логический "0" (фиг. 2.12, 2.15.1, 2.15.3 пунктиром). Селектор возвращается в исходное состояние и готов к приему очередного информационного цикла.

В случае приема в течение цикла кодового слова адрес которого не соответствует требуемому (на него не настроен дешифратор 2), ни на одном из выходов дешифратора 2 не формируется логическая "1", как это было и у прототипа, т. е. ни одна из ячеек запоминающего устройства 16 не установится в логическую "1", и ни на одном дополнительном выходе селектора не сформируется строб сопровождения информационной части слова.

В случае, если после окончания очередного кодового слова раньше, чем через время τ_n (т.е. во время паузы, которую должно селектировать предлагаемое устройство) на селектор начинает поступать новое кодовое слово или импульсная помеха, то это слово или помеха не могут быть приняты селектором (так же как и прототипом), т.к. счет в счетчике 3 на время паузы τ_n запрещен логическим "0" с выхода триггера 11 (фиг. 2.8). Значит не может быть сформирован импульс разрешения для дешифратора 2, а также для элемента И 13, группы из n элементов И 20 и элемента И 17. Закрыт счетчик 3 для счета будет до тех пор, пока пауза между кодовыми словами не станет равной τ_n, так как только тогда может переброситься триггер 11, удерживающий счетчик 3.

В предлагаемом устройстве, как и в прототипе, в качестве генератора тактовых импульсов 9 может быть использован любой известный импульсный генератор. Остальные же элементы селектора могут быть реализованы на соответствующих микросхемах общедоступных серий. Например, регистры 1, 8 - 564ИР2, дешифратор 2 -533ИД7, счетчик 3 564ИЕ10 (с инверсией тактового входа на 564ЛН2), дешифраторы 4, 10, 19 564ИД1, триггер 5 564ТМ2 (с инверсией С-входа на 564ЛН2), элементы ИЛИ 6, 7 533ЛЛ1, триггер 11 564ТМ2, элементы И 12, 13, 17 533ЛИ1, инвертор 14 564ЛН2, коммутатор 15 набор ключей 564КТ3, запоминающее устройство 16 набор триггеров 564ТМ2 (с инверсной установкой в логический "0" по С-входу через 564ЛН2), RS-триггер 18 564ТР2, группа из n элементов И 20 набор из n/4 микросхем 533ЛИ1.

Таким образом, за счет введения новых элементов и связей в предлагаемом селекторе обеспечивается возможность работы в цикловом режиме приема информации, и, тем самым, становится возможным применение предлагаемого устройства, например, при работе с приемоиндикаторами спутниковых навигационных систем для приема от них необходимой информации.

Изобретение относится к импульсной технике и может быть использовано в устройствах обработки информации, управления и измерения, в частности в устройствах приема двоичных импульсных позиционных кодов для выделения последовательности заданных кодовых комбинаций из входного потока информации, например для выделения адресных частей информационных слов и последующей коммутации остальных частей этих слов, содержащих данные. Для расширения функциональных возможностей путем обеспечения работы в цикловом режиме приема информации в селектор импульсов заданной кодовой комбинации, содержащий первый и второй сдвиговые регистры, первый, второй и третий дешифраторы, счетчик импульсов, первый и второй триггеры, первый и второй элементы ИЛИ, генератор тактовых импульсов, первый и второй элементы И, инвертор, шину сброса, тактовую шину, информационную входную шину и выходную шину, введены коммутатор, запоминающее устройство, третий элемент И, RS-триггер, четвертый дешифратор и группа из n элементов И, выходы которых соединены с первого по n-й дополнительными выходами селектора, а (n + 1) - и дополнительный выход селектора подключен к выходу третьего элемента И и к S-входу RS-триггера. Выходная шина соединена с выходом второго элемента И и вторым входом первого элемента ИЛИ, выход которого подключен к R-входу RS-триггера и к управляющему входу запоминающего устройства, а первый вход - к шине сброса селектора. 4 ил.

Селектор импульсов заданной кодовой комбинации, содержащий первый сдвиговый регистр, D-вход которого соединен с информационной шиной, первый дешифратор и первый элемент ИЛИ, а также последовательно соединенные генератор тактовых импульсов, второй сдвиговый регистр, второй элемент ИЛИ, инвертор и счетчик импульсов, выходы которого через второй дешифратор подключены к S-входу первого триггера, а через третий дешифратор к C-входу второго триггера, S-вход которого соединен с выходом инвертора, прямой выход с входом разрешения счета счетчика импульсов, а инверсный выход с R-входом первого триггера, C-вход которого объединен с R-входом второго сдвигового регистра и подключен к входу сброса, прямой выход первого триггера подключен к первому входу первого элемента И, а инверсный через второй элемент И к C-входу первого сдвигового регистра, D-входы первого и второго триггеров соединены с общей шиной, тактовый вход селектора подключен к D-входу второго сдвигового регистра, C-входу счетчика импульсов и второму входу второго элемента И, выход первого элемента И является выходом селектора, отличающийся тем, что в него дополнительно введены коммутатор, запоминающее устройство, третий элемент И, RS-триггер, четвертый дешифратор и группа из n элементов И, выходы которой являются дополнительными выходами селектора, первые входы элементов И группы соединены с соответствующими выходами первого дешифратора и информационными входами запоминающего устройства, а вторые входы объединены и подключены к прямому выходу первого триггера, управляющему входу первого дешифратора и второму входу третьего элемента И, первый вход которого подключен к выходу четвертого дешифратора, а выход является (n + 1)-м дополнительным выходом селектора и подключен к S-входу RS-триггера, выходы первого сдвигового регистра соединены с входами четвертого дешифратора и коммутатора, выходы которого подключены к информационным входам первого дешифратора, а управляющий вход к выходу RS-триггера, R-вход которого соединен с управляющим входом запоминающего устройства и с выходом первого элемента ИЛИ, первый вход которого подключен к шине сброса селектора, а второй вход к выходу первого элемента И, к второму групповому входу которого подключены выходы запоминающего устройства.