УСТРОЙСТВО ФАЗИРОВАНИЯ ШКАЛЫ ВРЕМЕНИ ЭЛЕКТРОННЫХ ЧАСОВ Российский патент 1997 года по МПК G04F5/00 

Предлагаемое устройство относится к приборостроению и измерительной технике и предназначено для фазирования шкалы времени автономных приборов. В частности, оно может найти широкое применение в синхронизируемых вторичных часах.

Известен цифровой фазовращатель [1] содержащий счетчик, блок сравнения, фазозадающий блок, буферный регистр, информационный вход которого подключен к шине передачи информации, а тактовый вход к выходу первого элемента И-НЕ, входы которого подключены соответственно к шине "Сигнал", шине "Запрос" и входу инвертора. Кроме того, фазовращатель содержит второй элемент И-НЕ, первый, второй и третий D-триггеры, триггер с раздельным управлением, RS-триггер, третий элемент И-НЕ, второй вход которого подключен к шине сигнала "Установка", а выход к выходу четвертого элемента И-НЕ. В качестве сигнала "Установка" могут быть использованы как периодические импульсные последовательности, так и сигналы, формируемые встроенными устройствами контроля. Задержка сигнала в тракте деления частоты и в цепях отработки фазы определяет низкую точность синхронизации данного устройства.

Известно также устройство фазирования шкалы времени электронных часов [2] содержащее последовательно соединенные генератор, линию задержки с отводами, коммутатор, формирователь эталонных меток времени, блок управления, реверсивный счетчик, триггер, первый элемент И и первый элемент ИЛИ, выход которого подсоединен к второму входу реверсивного счетчика, к третьему входу которого подключен выход второго элемента И через второй элемент ИЛИ, к второму входу которого подключен первый вход формирователя грубой поправки, второй выход которого подсоединен к первому входу второго элемента И, второй вход которого объединен с вторым входом первого элемента И и подключен к первому входу формирователя грубой поправки, к второму входу которого подключен второй выход формирователя эталонных меток времени, первый выход которого подсоединен к третьему входу формирователя грубой поправки, к четвертому входу которого подключен второй выход блока управления, третий выход которого подсоединен к второму входу триггера, выход которого подсоединен к третьему входу второго элемента И, при этом выход формирователя грубой поправки подсоединен к второму входу первого элемента ИЛИ, четвертый выход подсоединен к третьему входу первого элемента И, а пятый вход формирователя грубой поправки является входом опорных меток времени, причем выход первого элемента И подсоединен к соответствующему входу коммутатора. Также данное устройство содержит третий элемент И и третий элемент ИЛИ, выход которого подсоединен к дополнительному входу коммутатора, к второму входу третьего элемента ИЛИ подключен выход второго элемента И, второй вход которого подключен к первому входу третьего элемента И, к второму входу которого подключен четвертый выход блока управления, а третий вход объединен с пятым входом формирователя грубой поправки, первый вход которого подключен к выходу коммутатора. Данное устройство также имеет низкую точность синхронизации из-за того, что в нем отработка значений грубой и точной поправки к собственной шкале времени происходит в одном и том же контуре подстройки фазы.

Известно устройство синхронизации [3] содержащее задающий генератор, линию задержки с отводами, коммутатор, делитель частоты, формирователь коррекционных сигналов, фазовый дискриминатор, блок временного разделения сигналов (БВРС), преобразователь код-частота (П), формирователь управляющих сигналов (ФУС) и блок усреднения. БВРС разделяет во времени сигналы с выходов блока усреднения и П, который формирует импульсные последовательности, компенсирующие частотное расхождение импульсов на выходе делителя частоты и входных синхроимпульсов. ФУС запоминает число, пропорциональное значению и знаку расхождения импульсов с выхода делителя частоты и входных синхроимпульсов. Данное устройство не позволяет отрабатывать различные значения кодов поправки (сдвига фазы) к собственной шкале времени синхронизируемых часов.

Известен также цифровой фазовращатель [4] содержащий задающий генератор, линию задержки с отводами, коммутатор, счетчик-делитель частоты, элемент равнозначности, временной дискриминатор, элементы ИЛИ и И, дополнительный коммутатор, первый выход которого соединен с первым входом элемента ИЛИ, а второй вход с вторым входом временного дискриминатора, первый вход которого подключен к дополнительному отводу линии задержки, остальные отводы которой соединены с соответствующими входами коммутатора и дополнительного коммутатора, первый управляющий вход которого соединен с выходом задающего генератора и с вторым входом элемента ИЛИ. Второй управляющий вход дополнительного коммутатора соединен с выходом временного дискриминатора. Выход элемента ИЛИ подключен к выходу линии задержки и к тактовому входу счетчика-делителя частоты, выходы которого соединены с соответствующими первыми входами элемента равнозначности, при этом выход старшего разряда счетчика является выходом опорного импульса всего устройства. Вторые входы элемента равнозначности подключены к соответствующим входам старших разрядов кода поправки устройства, а выход элемента равнозначности соединен с вторым входом элемента И, выход которого является выходом устройства, а первый вход соединен с выходом коммутатора, управляющие входы которого подключены к соответствующим входам младших разрядов кода поправки устройства.

При работе данного устройства в счетчике-делителе существует задержка сигнала τ₁. В этом случае, если значение кода младшей части поправки больше τ₁, то известное устройство работает нормально и обеспечивает точную синхронизацию (фазирование) собственной шкалы времени по эталонной метке времени (ЭВМ). В том случае, когда значение кода младшей части поправки меньше τ₁, импульс с выхода элемента равнозначности, поступающий на второй вход элемента И, пропускает не требуемый импульс с выхода коммутатора, т.к. этот импульс оканчивается еще до начала импульса с выхода элемента равнозначности, а следующий за ним, задержанный на величину T/2, где T период следования импульсов задающего генератора. Т.о. в данном случае при фазировании собственной шкалы времени вносится погрешность, равная T/2. Минимизация данной погрешности может быть достигнута в данном устройстве за счет увеличения частоты импульсов задающего генератора, что влечет за собой определенные технические трудности (уменьшение помехоустойчивости, увеличение энергопотребления). Другим путем, по которому можно пойти в данном устройстве, является искусственное ограничение возможной точности фазирования за счет того, что дискрет изменения кода младшей части поправки выбирается больше величины τ₁, что ограничивает применение данного устройства в высокоточной аппаратуре фазирования (синхронизации) шкалы времени электронных часов.

Наиболее близким к предлагаемому устройству является устройство фазирования шкалы времени электронных часов [5] выбранное за прототип, функциональная схема которого приведена на фиг. 3, а диаграммы работы этого устройства приведены на фиг. 4, 5.

Это устройство содержит задающий генератор (ЗГ)1, линию задержки (ЛЗ) 2 с отводами, коммутатор 3, счетчик-делитель частоты 4, элементы равнозначности 5, временной дискриминатор (ВД) 6, элемент ИЛИ 7, элемент И 8, входящие в состав устройства управления 9, первый логический сумматор 10, второй логический сумматор 11, дополнительный счетчик 12, группу из n элементов И 13, группу из (m+1) элементов И 14, RS-триггер 15; в состав устройства управления 9 входят первый D-триггер 16, второй D-триггер 17, дополнительный элемент ИЛИ 18; в состав временного дискриминатора 6 входят первый элемент И-НЕ 19, второй элемент И-НЕ 20, третий элемент И-НЕ 21, четвертый элемент И-НЕ 22. При этом выход ЗГ 1 соединен с входом ЛЗ 2, отводы которой подключены к соответствующим информационным входам коммутатора 3, выходы которого соединены с тактовым входом счетчика 4, а управляющие входы с соответствующими выходами первого сумматора 10. Выход счетчика 4 соединен с соответствующими первыми входами элемента равнозначности 5, выход старшего разряда счетчика 4 является выходом опорных импульсов устройства. Вторые входы элемента равнозначности 5 подключены к соответствующим выходам второго логического сумматора 11, а выход является выходом устройства и соединен с первым входом элемента И-НЕ 19, являющимся первым входом ВД 6. Входы младшего кода поправки устройства соединены с первыми входами группы из n элементов И 13, вторые входы этой группы элементов объединены с вторыми входами группы из (m+1) элементов И 14 и подключены к выходу элемента И 8, являющемуся третьим выходом устройства управления 9 и соединенному с вторыми входами элементов ИЛИ 7 и 18. Выходы группы из n элементов И 13 соединены с соответствующими входами первого слагаемого числа первого сумматора 10, входы второго слагаемого числа которого соединены с соответствующими выходами дополнительного счетчика 12, а выход переноса с вторым входом (m+1)-го элемента из группы (m+1) элементов И 14. Первый вход дополнительного счетчика 12 соединен с выходом элемента ИЛИ 7, являющимся первым выходом устройства управления 9, второй вход счетчика 12 подключен к второму выходу устройства управления 9, в качестве которого используется выход элемента ИЛИ 18, первый вход которого является вторым входом устройства управления 9 и соединен с входом триггера 17, выходом элемента И-НЕ 21, являющимся вторым выходом ВД 6, третьим входом элемента И-НЕ 20 и первым входом элемента И-НЕ 22. Первым входом устройства управления 9 является объединение С-входа триггера 16 и первого входа элемента ИЛИ 7, подключенное к первому выходу ВД 6, в качестве которого выступает выход элемента И-НЕ 20, соединенный с вторым входом элемента И-НЕ 19, выход которого подключен к первому входу элемента И-НЕ 20 и к второму входу элемента И-НЕ 22, выход которого соединен с вторым входом элемента И-НЕ 21. Инверсные выходы триггеров 16 и 17 соединены с первым и вторым входами элемента И 8 соответственно, D-входы обоих этих триггеров подключены к общей шине устройства, а S-входы к командному входу устройства и к S-входу триггера 15, R-вход которого соединен с входом эталонной метки времени (ЭВМ) устройства, с вторым входом ВД 6, который представляет из себя объединение второго входа элемента И-НЕ 20 и первого входа элемента И-НЕ 1. Выход триггера 15 подключен к входу сброса счетчика 4. Выход (m+1)-го элемента из группы (m+1) элементов И 14 соединен с входом младшего разряда второго слагаемого числа второго сумматора 11, входы первого слагаемого числа этого сумматора подключены к выходам соответствующих остальных m элементов из этой группы, а первые входы этих m элементов соединены с входами старшего кода поправки устройства.

Данное устройство обеспечивает изменение временного положения (фазы) импульсов выходной последовательности относительно ЭВМ в зависимости от величины входного кода поправки. При этом код поправки подается на устройство двумя частями. Старшие разряды этого кода обеспечивают изменение фазы выходной импульсной последовательности с дискретом Т, где Т период следования импульсов ЗГ 1. Младшие разряды кода поправки несут информацию об изменении фазы выходных импульсов в пределах интервала T с дискретом τ_п. В устройстве импульсы ЗГ 1 с периодом T поступают на вход ЛЗ 2, в которой они образуют серию импульсов, задержанных друг относительно друга на Δτ_лз задержку сигнала между соседними отводами ЛЗ (см. фиг. 4.1; 4.2.1.4.2.5 здесь выбрана ЛЗ 2 с пятью отводами). ЛЗ должна обеспечивать задержку входных импульсов на величину (Т- Δτ_лз). Импульсы с отводов ЛЗ 2 поступают на информационные входы коммутатора 3, управляемого кодом с выходов первого сумматора 10. Выходные импульсы коммутатора 3 (см. фиг. 4.3) поступают на тактовый вход счетчика-делителя частоты 4.

С приходом сигнала на командный вход устройства фазирования триггер 15 устанавливается по S-входу в логическую "1" по выходу и запрещает счет в счетчике 4, одновременно обнуляя его содержимое. При этом D-триггеры 16 и 17 устанавливаются по своим S-входам в логический "0" на инверсных выходах. Тем самым, на выходе элемента И 8 устанавливается логический "0", который запрещает прохождение кодам поправки через группу из n элементов И 13 (младшая часть кода) и группу из (m+1) элементов И 14 (старшая часть кода) на сумматоры 10 и 11 соответственно, закрывая эти обе группы элементов по вторым входам. Одновременно этот логический "0" поступает на вторые входы элементов ИЛИ 7 и 18, разрешая тем самым прохождение через эти элементы сигналов ошибки с выходов ВД 6 на соответствующие входы дополнительного счетчика 12.

Пришедшая на вход устройства фазирования ЭМВ устанавливает триггер 15 по R-входу в логический "0" по выходу. Тем самым, счетчику 4 дается разрешение на возобновление счета импульсов, идущих на него с выхода коммутатора 3. Выходы разрядов счетчика 4 подаются на первые входы элемента равнозначности 5, на вторые входы которого поступает код с выходов второго сумматора 11. При равенстве кодов на первых и вторых входах элемента равнозначности 5 на его выходе появляется импульс, задержанный относительно ближайшего предыдущего выходного опорного импульса на величину, определяемую кодом с выходов сумматора 11. Опорные импульсы снимаются с выхода старшего разряда счетчика 4. Дискрет изменения фазы выходных импульсов относительно опорных равен Т. В данном случае после возобновления счета в счетчике 4 входы сумматора 11 отключены (на них логический "0", а на входах старших разрядов второго слагаемого числа всегда логический "0"), поэтому на вторых входах элемента равнозначности 5 код равен нулю. Тогда выходные импульсы устройства совпадают с его выходными опорными импульсами (см. фиг. 4.5; 4.6). Относительно же ЭМВ обе эти импульсные последовательности сразу после возобновления счета в счетчике 4 задержаны на величину τ₁ задержка сигнала в счетчике 4 (см. фиг. 4.5; 4.6). Чтобы повысить точность фазирования шкалы времени устройства, необходимо скомпенсировать данную задержку еще до отработки входного кода поправки. Обеспечивается эта процедура следующим образом. Сразу после возобновления счета в счетчике 4 ВД 6 начинает сравнивать временное положение выходных импульсов устройства и ЭМВ. ВД 6 представляет собой дискриминатор с релейной характеристикой, т. е. при любом взаимном положении выходных импульсов и ЭМВ на том или ином выходе ВД 6 появляется импульсный сигнал ошибки, информирующий о необходимости сдвига выходной импульсной последовательности в ту или иную сторону относительно ЭМВ. Временные диаграммы работы ВД 6 представлены на фиг. 5. Из них видно, что ВД 6 обеспечивает импульс сигнала ошибки на своем первом выходе (выход элемента И-НЕ 20) при любом взаимном расположении выходных импульсов устройства и ЭМВ, кроме случая начала ЭМВ во время действия выходного импульса, а окончания ЭМВ уже после окончания выходного импульса. В этом случае импульс сигнала ошибки появляется на втором выходе ВД 6 (выход элемента И-НЕ 21) (см. фиг. 5.4; 5.6; 5.9; 5.10). Происходит это так потому, что во всех случаях взаимного расположения сравниваемых импульсов, кроме последнего, не срабатывают триггерные структуры, образованные в ВД 6 парами элементов И-НЕ 19, 20 и 21, 22. При этом ЭМВ, инвертируясь, беспрепятственно проходит на первый выход ВД 6. Во втором же случае начинающийся раньше выходной импульс устройства приводит к изменению состояния сначала триггера, образованного элементами И-НЕ 19 и 20 (см. фиг. 5.6; 5.7), что приводит к изменению состояния триггера на элементах И-НЕ 21, 22 (см. фиг. 5.8). Начавшаяся позже ЭМВ беспрепятственно проходит через элемент И-НЕ 21 на второй выход ВД 6, инвертируясь при этом (см. фиг. 5.10), и своим задним фронтом устанавливает оба вышеупомянутых триггера в исходное состояние.

Импульсы сигнала ошибки ВД 6 с первого и второго выходов устройства управления 9 поступают соответственно на первый и второй входы счетчика 12. Эти входы счетчика 12 являются тактовыми, при этом первый вход обеспечивает работу счетчика 12 на вычитание, а второй вход на сложение. Очевидно, что в качестве счетчика 12 может быть использован реверсивный счетчик в микросхемном исполнении (533ИЕ7 и т.п.), имеющий два тактовых входа. С приходом каждого импульса сигнала ошибки на тот или иной вход счетчика 12 его состояние меняется на единицу (значение его выходного кода меняется на единицу). Выходной код счетчика 12 напрямую транслируется на выходы сумматора 10 (а следовательно, и на управляющие входы коммутатора 3), т.к. на входах первого слагаемого числа сумматора 10 код равен нулю (группа из n элементов И 13 закрыта для прохождения младшего кода поправки). С изменением управляющего кода на входах коммутатора 3 на единицу в ту или иную сторону на выход этого коммутатора подключается сигнал с соседнего отвода ЛЗ 2 (относительно предыдущего отвода). Таким образом происходит шаг за шагом сближение во времени выходных импульсов устройства и ЭМВ (см. фиг. 4.3; 4.4; 4.5; 4.6). При этом очевидно, что сначала импульсы сигнала ошибки будут поступать только с одного выхода ВД 6 (скорее всего это будет первый выход ВД 6, мы уже рассматривали выше, почему). Один из D-триггеров устройства управления 9 (например, триггер 16) по первому же импульсу сигнала ошибки устанавливается по C-входу в логическую "1" по инверсному выходу. Второй же триггер устройства управления 9 установится в логическую "1" по инверсному выходу только после того, как на другом выходе ВД 6 появится первый импульс сигнала ошибки (в рассматриваемом на фиг. 4 примере на втором выходе ВД 6). Появление этого импульса информирует о том, что значение расхождения фаз выходных импульсов и ЭМВ поменяло знак, т. е. что фаза (передний фронт) этих импульсов совпадает с точностью до Δτ_лз, а т.к. это предельно возможная точность фазирования в данном устройстве, то процедуру компенсации задержки τ₁ можно прекратить (см. фиг. 4.5, здесь ΔT_к погрешность компенсации, ΔT_к ≅ Δτ_лз). При этом на выходе элемента И 8 появляется логическая "1", открывающая группу из n элементов И 13 для прохождения младшего кода поправки на входы первого слагаемого числа сумматора 10. Группа из (m + 1) элементов И 14 открывается для прохождения старшего кода поправки и сигнала переноса сумматора 10 на соответствующие входы первого и второго слагаемого числа сумматора 11. С этого момента выходной импульс устройства и его выходной опорный импульс перестают совпадать (см. фиг. 4.5; 4.6). Опорный сигнал сдвигается относительно ЭМВ на величину (ΔT_мл+ Δτ_лз- ΔT_к). Здесь ΔT_мл - значение кода младшей части поправки, а Δτ_лз = τ_п. В это выражение может также входить составляющая (-Т) в том случае, когда сумма значений кода счетчика 12 и кода младшей части поправки переполнит разрядную сетку (n разрядов) сумматора 10. При этом на выходе переноса сумматора 10 появляется сигнал, поступающий через (m + 1) элемент И из группы 14 на вход младшего разряда второго слагаемого числа сумматора 11 (см. фиг. 4.5 здесь как раз случай с переносом в сумматор 11 и фазовое расхождение опорных импульсов и ЭМВ равно (ΔT_мл+ Δτ_лз- ΔT_к- T)). При этом наличие переноса из сумматора 10 прибавляет к значению кода старшей части поправки ΔT_ст еще Т. Очевидно, что сумматор 11 должен иметь m разрядов, т. е. его переполнение равносильно записи в нем нулевого кода. В этом случае осуществляется переход выходных импульсов устройства в следующий фазовый цикл (как правило, используется секундный цикл, т.е. частота выходных и опорных импульсов, а также ЭМВ 1 Гц). Отработка ΔT_ст в рассматриваемом устройстве происходит с помощью элемента равнозначности 5. Выходы разрядов счетчика 4 подаются на первые входы элемента равнозначности 5, на вторые входы которого поступает управляющий код с выходов сумматора 11 (соответствует ΔT_ст или (ΔT_ст + T)). При равенстве кодов на первых и вторых входах элемента равнозначности 5 на его выходе появляется импульс, как раз и являющийся выходным импульсом устройства. На фиг. 4 рассмотрен случай для . Тогда погрешность синхронизации выходных импульсов устройства относительно ожидаемого положения выходных импульсов (момент времени t1, для случая Δτ_лз = τ_п) определяется выражением (Δτ_лз - ΔT_к). Ожидаемое положение выходных импульсов определяется суммарной задержкой (ΔT_ст + ΔT_мл) относительно переднего фронта импульсов ЭМВ (см. фиг. 4.6).

В качестве конкретной реализации счетчика-делителя 4 могут быть использованы любые счетчики в микросхемном исполнении (например, 564ИЕ10 и т. д. ). Элемент равнозначности 5 может быть реализован в виде последовательно соединенных логического дешифратора (микросхемы 564ИД1) и мультиплексора (микросхемы 564КП2). При этом входы дешифратора подключаются к выходам счетчика 6, выходы к информационным входам мультиплексора, на управляющие входы которого подаются разряды кода с сумматора 11. Очевидно, что сигнал на выходе мультиплексора (выход элемента равнозначности 5) появится только тогда, когда совпадут коды на управляющих входах мультиплексора и входах дешифратора, т. к. мультиплексор пропускает на свой выход сигнал с того выхода дешифратора, который соответствует значению позиционного кода (например, в десятичной или в восьмеричной системе исчисления), поданного (в двоичном или двоично-десятичном виде) на входы данного дешифратора.

В рассматриваемом устройстве в качестве ЗГ 1 может быть использован любой известный импульсный генератор. ЛЗ 2 может быть реализована как цепочка последовательно соединенных элементов И или ИЛИ в микросхемном исполнении (серий 530, 533 и т.п.). Отводами ЛЗ 2 в этом случае будут служить выходы логических элементов. Коммутатор 3 может быть реализован в микросхемном исполнении (564 КП 2 или аналогичная микросхема). Триггеры 15, 16, 17 также могут быть реализованы на микросхемах (например, 564ТМ2 и т.п.). Сумматоры 10 и 11 на микросхемах 555ИМ3, 564ИМ1 и т.п. Логические элементы И, И-НЕ, ИЛИ 564ЛА7, 533ЛИ1, 533ЛЛ1 и т.п.

Как уже отмечалось выше, минимальный дискрет изменения фазы импульсов в рассматриваемом известном устройстве будет определяться задержкой Δτ_лз, при этом должно выполняться равенство
Δτ_лз = τ_п. (1)
Точность выполнения условия (1) при переходе от отвода к отводу в ЛЗ 2 определяет в данном устройстве погрешность фазирования при отработке входного кода поправки, т.е. расхождение между ожидаемым и реальным положением выходных импульсов. При этом погрешность фазирования (синхронизации) шкалы времени устройства при отработке вводимого кода поправки определяется выражением

где ΔT_c1 погрешность синхронизации (фазирования) шкалы времени известного устройства;
ΔT_мл ожидаемая величина изменения фазы синхронизируемой последовательности выходных импульсов, соответствующая значению входного кода младшей части поправки;
τ_п ожидаемое изменение фазы выходных импульсов, определяемое величиной младшего разряда входного кода поправки;
среднее значение задержки импульсов между соседними отводами ЛЗ 2.

Таким образом, в случае с увеличением значения входного кода поправки происходит увеличение и ошибки синхронизации. На фиг. 4 рассмотрен случай для При этом ожидаемое положение выходного импульса определяется моментом времени t2 (пунктирная линия), а истинное положение переднего фронта выходного импульса отличается от ожидаемого на величину
Уменьшение погрешности синхронизации в данном случае может быть достигнуто за счет повышения точностных характеристик ЛЗ 2 (использование прецизионных элементов задержки, термостатирование и т.п.), что не всегда желательно по энергетическим и экономическим соображениям, поэтому применение известного устройства в высокоточной аппаратуре фазирования (синхронизации) шкалы времени электронных часов ограничено.

Техническим результатом предлагаемого изобретения является повышение точности фазирования шкалы времени путем снижения погрешности, вносимой при отработке входной поправки за счет разброса параметров линии задержки.

Для достижения технического результата в устройство фазирования шкалы времени электронных часов, содержащее задающий генератор, линию задержки, первый коммутатор, первый и второй счетчики, элемент равнозначности, временной дискриминатор, устройство управления, первый и второй логический сумматоры, группу из n элементов И, группу из (m + 1) элементов И RS-триггер, выход которого соединен с входом обнуления первого счетчика, S-вход с командным входом устройства фазирования и третьим входом устройства управления, R-вход триггера является входом эталонной метки времени устройства, при этом выходы линии задержки соединены с информационными входами первого коммутатора, управляющие входы которого соединены с выходами первого логического сумматора, а выход с тактовым входом первого счетчика, выходы которого подключены к первым входам элемента равнозначности, выход старшего разряда первого счетчика является выходом опорных импульсов устройства, вторые входы элемента равнозначности соединены с соответствующими выходами второго логического сумматора, а выход элемента равнозначности является выходом устройства фазирования, первый и второй выходы временного дискриминатора подключены соответственно к первому и второму входам устройства управления, третий выход которого соединен с вторыми входами группы из n элементов И и вторыми входами группы из (m + 1) элементов И, первые входы группы из n элементов И являются входами младших разрядов кода поправки устройства, m первых входов группы из (m + 1) элементов И входами старших разрядов кода поправки устройства, а первый вход (m + 1) элемента И подключен к выходу переноса первого логического сумматора, входы второго слагаемого числа которого соединены с соответствующими выходами второго счетчика, выходы m элементов И группы из (m + 1) элемента соединены с входами первого слагаемого числа второго сумматора, выход (m + 1) элемента И из этой группы подключен к входу младшего разряда второго слагаемого числа второго логического сумматора, при этом временной дискриминатор содержит первый, второй, третий и четвертый элементы И-НЕ, первый вход первого элемента И-НЕ является первым входом временного дискриминатора, второй вход первого элемента И-НЕ соединен с выходом второго элемента И-НЕ и является первым выходом дискриминатора, а выход первого элемента И-НЕ соединен с первым входом второго элемента И-НЕ и вторым входом четвертого элемента И-НЕ, первый вход которого подключен к выходу третьего элемента И-НЕ, к третьему входу второго элемента И-НЕ и является вторым выходом дискриминатора, а выход к второму входу третьего элемента И-НЕ, первый вход которого является вторым входом дискриминатора и соединен с вторым входом второго элемента И-НЕ, устройство управления содержит элементы ИЛИ, И, первый и второй D-триггеры, D-входы которых соединены с общей шиной устройства, C-входы являются соответственно первым и вторым входами устройства управления, а инверсные выходы подключены соответственно к первому и второму входам элемента И, выход которого соединен с вторым входом элемента ИЛИ, введены формирователь, первый инвертор, второй и третий коммутаторы, арифметическое устройство, оперативное запоминающее устройство, а в устройство управления дополнительно введены второй инвертор, третий и четвертый D-триггеры, D-входы которых соединены с общей шиной устройства, инверсный выход четвертого D-триггера является вторым выходом устройства управления и подключен к вторым управляющим входам второго и третьего коммутаторов, первые управляющие входы которых соединены с первым выходом устройства управления, являющимся прямым выходом третьего D-триггера, инверсный выход которого соединен с C-входом четвертого D-триггера и является четвертым выходом устройства управления, C-вход с выходом второго инвертора, вход которого подключен к S-входу четвертого D-триггера и к выходу элемента И, S-вход третьего D-триггера соединен с первым входом элемента ИЛИ и является третьим входом устройства управления, выход элемента ИЛИ подключен к S-входам первого и второго D-триггеров, при этом выход задающего генератора соединен с входом формирователя, выход которого подключен к входу линии задержки и к входу первого инвертора, выход которого соединен с первым входом второго коммутатора, второй вход которого соединен с входом эталонной метки времени устройства фазирования, а выход с вторым входом временного дискриминатора, первый вход которого подключен к выходу третьего коммутатора, первый вход которого соединен с выходом первого коммутатора, а второй вход -- с выходом элемента равнозначности, первый и второй выходы временного дискриминатора подключены соответственно к первому и второму входам второго счетчика, выходы которого соединены с соответствующими информационными входами оперативного запоминающего устройства, управляющий вход которого подключен к четвертому выходу устройства управления, а выходы к соответствующим вторым входам арифметического устройства, первые входы которого соединены с соответствующими выходами группы из n элементов И, а выходы с входами первого слагаемого числа первого логического сумматора, прямой выход четвертого D-триггера является третьим выходом устройства управления, а его четвертый выход соединен дополнительными входами группы из n элементов И и дополнительными входами группы из (m + 1) элементов И.

Сущность изобретения заключается в том, что дополнительно введенные элементы и связи в предлагаемом устройстве фазирования позволяют осуществить до начала отработки входного кода поправки калибровку линии задержки. Для этого в цепь фазовой автоподстройки частоты первого порядка, состоящую из линии задержки, первого коммутатора, временного дискриминатора, устройства управления, второго счетчика и первого логического сумматора, через второй и третий коммутаторы подается эталонный интервал времени ΔT_эт, величина которого заранее известна (в данном случае ΔT_эт T/2, где T период следования импульсов задающего генератора). При этом в оперативном запоминающем устройстве запоминается выходной код второго счетчика, соответствующий ΔT_эт Затем в устройстве при отработке кода младшей части входной поправки (ΔT_мл) в арифметическом устройстве вычисляется отношение младшей входной поправки к эталонному интервалу времени и умножается на значение кода, запомненного в оперативном запоминающем устройстве. В результате этих действий в устройстве фазирования формируется на входе первого коммутатора код, который подключает отвод линии задержки, соответствующий изменению фазы выходных импульсов на Тмл, при этом уменьшается погрешность синхронизации, вызванная разбросом параметров линии задержки, и, тем самым, обеспечивается повышение точности фазирования шкалы времени устройства.

Сущность изобретения поясняется следующими чертежами.

Фиг. 1 функциональная схема предлагаемого устройства фазирования шкалы времени электронных часов;
фиг.2 временные диаграммы работы предлагаемого устройства;
фиг.3 функциональная схема устройства-прототипа;
фиг.4 временные диаграммы работы устройства-прототипа;
фиг.5 временные диаграммы работы временного дискриминатора предлагаемого устройства и устройства-прототипа.

Предлагаемое устройство содержит (см. фиг.1) задающий генератор (ЗГ) 1, линию задержки (ЛЗ) 2 с отводами, первый коммутатор 3, первый счетчик 4, элемент равнозначности 5, временной дискриминатор (ВД) 6, элемент ИЛИ 7, элемент И 8, входящие в состав устройства управления 9, первый логический сумматор 10, второй логический сумматор 11, второй счетчик 12, группу из n элементов И 13, группу из (m + 1) элементов И 14, RS-триггер 15, первый и второй D-триггеры 16 и 17, входящие в состав устройства управления, формирователь (Ф) 18; первый, второй, третий и четвертый элементы И-HE 19, 20, 21 и 22, входящие в состав временного дискриминатора, первый инвертор 23, арифметическое устройство (АУ) 24, оперативное запоминающее устройство (ОЗУ) 25, второй коммутатор 26, третий коммутатор 27, входящие в состав устройства управления второй инвертор 28, третий и четвертый D-триггеры 29 и 30.

В рассматриваемом устройстве фазирования шкалы времени выход ЗГ 1 соединен с входом Ф 18, выход которого подключен к входам ЛЗ 2 и первого инвертора 23. Отводы ЛЗ 2 соединены с соответствующими информационными входами первого коммутатора 3, выход которого подключен к тактовому входу счетчика 4 и к первому входу коммутатора 27. Управляющие входы коммутатора 3 соединены с соответствующими выходами сумматора 10. Вход сброса счетчика 4 соединен с выходом RS-триггера 15, а выходы с соответствующими первыми входами элемента равнозначности 5, при этом выход старшего разряда счетчика 4 является выходом опорных импульсов устройства. Вторые входы элемента равнозначности 5 подключены к соответствующим выходам второго логического сумматора 11, а выход является выходом устройства и соединен с вторым входом коммутатора 27. Входы младшего кода поправки устройства соединены с первыми входами группы из n элементов И 13, вторые входы этой группы элементов объединены с вторыми входами группы из (m + 1) элементов И 14 и подключены к прямому выходу триггера 30, являющемуся третьим выходом устройства управления 9, а дополнительные входы групп элементов И 13 и 14 подключены к инверсному выходу триггера 29, соединенному с C-входом триггера 30 и с управляющим входом ОЗУ 25 и являющемуся четвертым выходом устройства управления 9. Выходы группы из n элементов И 13 соединены с соответствующими первыми входами АУ 24, вторые входы которого подключены к выходам ОЗУ 25, а выходы к входам первого слагаемого числа первого сумматора 10, у которого входы второго слагаемого числа соединены с выходами счетчика 12 и с информационными входами ОЗУ 25, а выход переноса с первым входом (m+1)-го элемента из группы (m+1) элементов И 14. Первый вход счетчика 12 соединен с выходом элемента И-НЕ 20, являющимся первым выходом ВД 6 и соединенным с вторым входом элемента И-НЕ 19, а также - с С- входом триггера 16, являющимся первым входом устройства управления 9. Второй вход счетчика 12 соединен с выходом элемента И-НЕ 21, являющимся вторым выходом ВД 6 и соединенным с третьим входом элемента И-НЕ 20 и с первым входом элемента И-НЕ 22, а также с С-входом триггера 17, являющимся вторым входом устройства управления 9. В ВД 6 выход элемента И-НЕ 19 подключен к первому входу элемента И-НЕ 20 и к второму входу элемента И-НЕ 22, выход которого соединен с вторым входом элемента И-НЕ 21, первый вход которого соединен с вторым входом элемента И-НЕ 20, является вторым входом ВД 6 и подключен к выходу второго коммутатора 26. Первый вход элемента И-НЕ 19 является первым входом ВД 6 и соединен с выходом третьего коммутатора 27. Первые управляющие входы коммутаторов 26, 27 объединены и подключены к прямому выходу триггера 29, являющемуся первым выходом устройства управления 9, вторым выходом которого является инверсный выход триггера 30, соединенный с вторыми управляющими входами коммутаторов 26, 27. D-входы триггеров 16, 17, 29 и 30 подключены к общей шине устройства фазирования. Инверсные выходы триггеров 16 и 17 соединены с первыми и вторыми входами элемента И 8 соответственно, а S-входы этих триггеров объединены и подключены к выходу элемента ИЛИ 7, первый вход которого объединен с S-входом триггера 29, является третьим входом устройства управления 9 и подключен к S-входу триггера 15 и командному входу устройства фазирования, а второй вход соединен с выходом элемента И 8, с входом второго инвертора 28 и с S-входом триггера 30. Выход инвертора 28 подключен к C-входу триггера 29. Вход эталонной метки времени (ЭМВ) устройства соединен с R-входом триггера 15 и с вторым входом коммутатора 26, первый вход которого подключен к выходу первого инвертора 23. Выход (m+1)-го элемента из группы (m+1) элементов И 14 соединен с входом младшего разряда второго слагаемого числа второго сумматора 11, у которого входы первого слагаемого числа подключены к выходам соответствующих остальных m элементов из этой группы, а первые входы этих m элементов соединены с входами старшего кода поправки устройства.

Рассматриваемое устройство фазирования шкалы времени электронных часов работает следующим образом.

Данное устройство обеспечивает изменение временного положения (фазы) импульсов выходной последовательности относительно ЭМВ в зависимости от величины входного кода поправки. При этом код поправки подается на устройство двумя частями. Старшие разряды этого кода обеспечивают изменение фазы выходной импульсной последовательности с дискретом Т, где Т период следования импульсов ЗГ 1. Младшие разряды кода поправки несут информацию об изменении фазы выходных импульсов в пределах интервала Т с дискретом τ_п. В устройстве импульсы ЗГ 1 с периодом Т через формирователь 18 поступают на вход ЛЗ 2, в которой они образуют серию импульсов, задержанных друг относительно друга на Δτ_лз задержку сигнала между соседними отводами ЛЗ 2 (см. фиг. 2.1; 2.2.1. 2.2.5 здесь выбрана ЛЗ 2 с пятью отводами). ЛЗ 2 должна обеспечивать задержку входных импульсов на величину (T Δτ_лз). Импульсы с отводов ЛЗ 2 поступают на информационные входы коммутатора 3, управляемого кодом с выходов первого сумматора 10. Выходные импульсы коммутатора 3 (см. фиг. 2.3) поступают на тактовый вход счетчика 4. С приходом сигнала на командный вход устройства фазирования триггер 15 устанавливается по S-входу в логическую "1" по выходу и запрещает счет в счетчике 4, одновременно обнуляя его содержимое. Кроме того, сигнал команды поступает на третий вход устройства управления 9, где проходит через элемент ИЛИ 7 на S-входы триггеров 16, 17 и устанавливает их в логический "0" по инверсным выходам, на выходе элемента И 8 также устанавливается логический "0", который, пройдя через инвертор 28, поступает на С-вход триггера 29 в виде логической "1", но этот положительный перепад напряжения не устанавливает триггер 29, т.к. на S-входе у него присутствует входной сигнал команды с третьего входа устройства управления 9, а S-входы у D-триггеров обладают приоритетом по сравнению с С-входами. При этом триггер 29 по командному сигналу устанавливается в логическую "1" по прямому выходу (первый выход устройства управления 9) и в логический "0" по инверсному выходу 1 (четвертый выход устройства управления 9), который запрещает прохождение кодов поправки через группу из n элементов 13 (младшая часть кода) и группу из (m+1) элементов И 14 (старшая часть кода) на сумматор 11 и АУ 24, закрывая эти группы элементов по дополнительным входам. Логическая "1" с первого выхода устройства управления 9 поступает на первые управляющие входы коммутаторов 26 и 27, открывая их для прохождения сигналов с выходов инвертора 23 и коммутатора 3 соответственно. Тем самым начинается процедура калибровки ЛЗ 2, обеспечивающая уменьшение погрешности фазирования шкалы времени в устройстве при отработке входной поправки /7/. Для этого в предлагаемом устройстве в цепь автоподстройки частоты первого порядка, состоящую из ЛЗ 2, коммутатора, ВД 6, устройства управления 9, счетчика 12 и сумматора 10, подается эталонный интервал времени ΔT_эт, величина которого заранее известна и равна ΔT_эт T/2. Для обеспечения этого в устройстве на выходе ЗГ 1 стоит Ф 18, формирующий импульсы типа "меандр" из выходных сигналов ЗГ 1 (см. фиг.2.1). Эти импульсы через ЛЗ 2 проходят на выход коммутатора 3 (см. фиг. 2.3), причем сразу после включения выходные импульсы Ф 18 и коммутатора 3 не задержаны друг относительно друга. Кроме того, выходные сигналы Ф 18 поступают на вход инвертора 23 и через него на коммутатор 26. Тем самым в момент начала калибровки ЛЗ 2 на первом и втором входах ВД 6 присутствуют взаимноинверсные импульсы типа "меандр" с периодом следования T (т.е. передние фронты этих импульсов задержаны друг относительно друга на известную эталонную величину T/2). ВД 6 сравнивает временное положение импульсов на своих первом и втором входах. ВД 6 представляет собой дискриминатор с релейной характеристикой, т.е. при любом взаимном положении его входных импульсов на том или ином выходе ВД 6 появляется импульсный сигнал ошибки, информирующий о необходимости сдвига одной из входных последовательностей импульсов в ту или иную сторону относительно другой входной последовательности (в данном случае сдвигается последовательность на первом входе путем изменения кода на управляющих входах коммутатора 3). ВД 6 аналогичен дискриминатору в устройстве-прототипе, и временные диаграммы его работы представлены также на фиг. 5. Из них видно, что ВД 6 обеспечивает импульс сигнала ошибки на своем первом выходе (выход элемента И-НЕ 20) при любом взаимном расположении входных импульсов, кроме случая начала импульса на втором входе во время действия импульса на первом входе, а окончания импульса на втором входе уже после окончания импульса на первом входе ВД 6. В этом случае импульс сигнала ошибки появляется на втором выходе ВД 6 (выход элемента И-НЕ 21) (см. фиг. 5.4; 5.6; 5.9; 5.10). Происходит это так потому, что во всех случаях взаимного расположения сравниваемых импульсов, кроме последнего, не срабатывают триггерные структуры, образованные в ВД 6 парами элементов И-НЕ 19, 20 и 21, 22. При этом импульс с второго входа ВД 6, инвертируясь, беспрепятственно проходит на первый выход ВД 6. Во втором же случае начинающийся раньше импульс на первом входе ВД 6 приводит к изменению состояния сначала триггера, образованного элементами И-НЕ 19 и 20 (см. фиг. 5.6; 5.7), что приводит к изменению состояния триггера на элементах И-НЕ 21, 22 (см. фиг.5.8). Начавшийся позже импульс на втором входе ВД 6 беспрепятственно проходит через элемент И-НЕ 21 на второй выход ВД 6, инвертируясь при этом (см. фиг.5.10), и своим задним фронтом устанавливает обе вышеупомянутые триггерные структуры в исходное состояние.

Импульсы сигнала ошибки ВД 6 поступают на первый и второй входы счетчика 12. Оба эти входа счетчика являются тактовыми, при этом первый вход обеспечивает работу счетчика 12 на вычитание, а второй вход на сложение. Очевидно, что в качестве счетчика 12 может быть использован реверсивный счетчик в микросхемном исполнении (533ИЕ7 и т.п.), имеющий два тактовых входа. С приходом каждого импульса сигнала ошибки на тот или иной вход счетчика 12 его состояние меняется на единицу (значение его выходного кода меняется на единицу). Выходной код счетчика 12 напрямую транслируется на выход сумматора 10 (а следовательно, и на управляющие входы коммутатора 3), т.к. на входах первого слагаемого числа сумматора 10 код равен нулю (группа из n элементов И 13 закрыта для прохождения младшего кода поправки). С изменением управляющего кода на входах коммутатора 3 на единицу в ту или иную сторону на выход этого коммутатора подключается сигнал с соседнего отвода ЛЗ 2 (относительно предыдущего отвода). Таким образом происходит шаг за шагом сближение во времени импульсов на первом и втором входах ВД 6. При этом очевидно, что сначала импульсы сигнала ошибки будут поступать только с одного выхода ВД 6. Один из D-триггеров 16 или 17 устройства управления 9 по первому же импульсу сигнала ошибки устанавливается по C-входу в логическую "1" по инверсному выходу. Второй же триггер из этой пары установится в логическую "1" по инверсному выходу только после того, как на другом выходе ВД 6 появится первый импульс сигнала ошибки. Появление этого импульса информирует о том, что значение расхождения фаз импульсов (передних фронтов) на входах ВД 6 поменяло знак, т.е. что передние фронты входных импульсов ВД 6 совпадают с точностью до Δτ_лз. При этом очевидно, что в процессе калибровки ЛЗ 2 мипульс на первом входе ВД 6 изменил временное положение своего переднего фронта на величину T/2, а код, записанный в счетчике 12, соответствует интервалу T/2 для среднего значения конкретной калибруемой ЛЗ 2. Процедура калибровки на этом заканчивается, на выходе элемента И 8 появляется логическая "1", которая через элемент ИЛИ 7 приходит на S-входы триггеров 16 и 17, устанавливая их в логический "0" по инверсным выходам. Таким образом, на выходе элемента И 8 в момент окончания калибровки формируется короткий положительный импульс (длительностью равный суммарной задержке сигнала в элементах И 8, ИЛИ 7, триггере 16 и 17 (наибольшей)). Этот импульс, пройдя через инвертор 28 на C-вход триггера 29, своим задним фронтом устанавливает этот триггер в логический "0" по прямому и в логическую "1" по инверсному выходам. При этом триггер 30 установится положительным перепадом напряжения на C-входе в логическую "1" на инверсном выходе и в логический "0" на прямом (т.к. импульс с выхода элемента И 8 на S-входе триггера 30 к этому времени уже окончится). Логическая "1" с четвертого выхода устройства управления 9 (инверсный выход триггера 29) поступает на управляющий вход ОЗУ 25, в котором по этому положительному перепаду напряжения запоминается код с выходов счетчика 12, соответствующий интервалу ΔT_эт. Логический "0" с первого выхода устройства управления 9 (прямой выход триггера 29) закрывает коммутаторы 26 и 27 для прохождения через них сигналов с выходов инвертора 23 и коммутатора 3 соответственно. Логический "0" с третьего выхода устройства управления 9 (прямой выход триггера 30) по-прежнему закрывает группы элементов И 13 и 14 для входных кодов поправки, но уже по вторым входам. Логическая "1" на втором выходе устройства управления 9 (инверсный выход триггера 30) открывает коммутаторы 26 и 27 для прохождения на их выходы ЭМВ и выходных импульсов устройства соответственно.

Пришедшая на вход устройства фазирования ЭМВ устанавливает триггер 15 по R-входу в логический "0" на выходе. Тем самым счетчику 4 дается разрешение на возобновление счета импульсов, идущих на него с выхода коммутатора 3. Выходы разрядов счетчика 4 подаются на первые входы элемента равнозначности 5, на вторые входы которого поступает код с выходов сумматора 11. При равенстве кодов на первых и вторых входах элемента равнозначности 5 на его выходе появляется импульс, задержанный относительно ближайшего предыдущего выходного опорного импульса на величину, определяемую кодом с выходов сумматора 11. Опорные импульсы снимаются с выхода старшего разряда счетчика 4. Дискрет изменения фазы выходных импульсов относительно опорных равен T. В данном случае после возобновления счета в счетчике 4 входы сумматора 11 отключены (на них логический "0", а на входах старших разрядов второго слагаемого числа всегда логический "0"), поэтому на вторых входах элемента равнозначности 5 код равен нулю. Тогда выходные импульсы устройства совпадают с его выходными опорными импульсами (см. фиг. 2.5; 2.6). Относительно ЭМВ обе эти импульсные последовательности сразу после возобновления счета в счетчике 4 задержаны на величину τ₁ задержку сигнала в счетчике 4 (см. фиг.2.5; 2.6). Данную задержку, как и в прототипе, необходимо скомпенсировать еще до отработки входного кода поправки. Данная компенсация осуществляется аналогично совершаемой до этого и рассмотренной ранее процедуре калибровки ЛЗ 2, только в этом случае ВД 6 сразу же после возобновления счета в счетчике 4 начинает сравнивать временное положение выходных импульсов устройства и ЭМВ. При этом посредством изменения кода на выходах счетчика 12 меняется временное положение выходных импульсов устройства до тех пор, пока не появится сигнал ошибки на другом выходе ВД 6 (относительно того выхода, с которого импульсы сигнала ошибки поступали в начале компенсации) (см. фиг. 2.2.1.2.2.5; 2.5; 2.6). Появление этого импульса сигнала ошибки информирует о том, что передние фронты выходных импульсов устройства и ЭМВ совпадают с точностью до Δτ_лз а т.к. это предельно возможная точность фазирования в рассматриваемом устройстве, то процедуру компенсации задержки τ₁ можно прекратить (см. фиг. 2.5, где ΔT_к погрешность компенсации, ΔT_к ≅ Δτ_лз ). В счетчике 12 оказывается записанным код компенсационной поправки. При этом на выходе элемента И 8 формируется короткий положительный импульс так же, как это было и при калибровке ЛЗ 2. Этот импульс поступает на S-вход триггера 30, устанавливая его в логическую "1" по прямому выходу и в логический "0" по инверсному. При этом коммутаторы 26, 27 полностью закрываются для прохождения сигналов на их выходы (на первых и вторых управляющих входах этих коммутаторов логический "0"), тем самым цепь фазовой автоподстройки в устройстве перестает работать. Одновременно логическая "1" с инверсного выхода триггера 30 открывает группу из n элементов И 13 для прохождения младшего кода поправки на первые входы АУ 24. Группа из (m + 1) элементов И 14 открывается для прохождения старшего кода поправки и сигнала переноса сумматора 10 на соответствующие входы первого и второго слагаемого числа сумматора 11. С этого момента выходной импульс устройства и его выходной опорный импульс перестают совпадать (см. фиг. 2.5; 2.6). При этом на первые входы АУ 24 поступает младший код поправки, соответствующий ожидаемому сдвигу выходной импульсной последовательности устройства относительно ЭМВ на величину ΔT_мл а на вторые входы АУ 24 поступает с выходов ОЗУ 25 код (N_эт), соответствующий номеру отвода конкретной ЛЗ 2, обеспечивающего задержку сигнала в ЛЗ 2 на величину ΔT_эт T/2 относительно ее входа. На выходе АУ 24 формируется n-разрядный код, значение которого определяется из выражения

Данный код поступает на входы первого слагаемого числа сумматора 10, на входы второго слагаемого числа которого поступает с выходов счетчика 12 код компенсационной поправки. Выходной код сумматора 10, поступающий на управляющие входы коммутатора 3, обеспечивает при этом сдвиг опорных импульсов устройства относительно ЭМВ на величину , где

Анализ выражения (4) показывает, что при выполнении условия (1), т.е. при .

В том случае, когда сумма значений кода АУ 24 и кода счетчика 12 переполнит разрядную сетку (n разрядов) сумматора 10, опорные импульсы устройства сдвигаются относительно ЭМВ на величину . При этом на выходе переноса сумматора 10 появляется сигнал, поступающий через (m + 1)-й элемент И из группы 14 на вход младшего разряда второго слагаемого числа сумматора 11 (см. фиг. 2.5 здесь как раз случай с переносом в сумматор 11 и фазовое расхождение опорных импульсов и ЭМВ равно . Выходной сигнал устройства (см. фиг.2.6) сдвигается в этом случае относительно ЭМВ на полное значение поправки . При этом наличие переноса из сумматора 10 прибавляет к значению кода старшей части поправки ΔT_ст еще T. Сумматор 11 так же как и в прототипе должен иметь m разрядов, т.к. его переполнение равносильно записи в нем нулевого кода. Тогда осуществляется переход выходных импульсов устройства в следующий фазовый цикл (как правило, используется секундный цикл, т.е. частота выходных и опорных импульсов устройства, а также и ЭМВ 1 Гц). Отработка Т_ст в предлагаемом устройстве так же как и в прототипе происходит с помощью элемента равнозначности 5. Выходы разрядов счетчика 4 подаются на первые входы элемента равнозначности 5, на вторые входы которого поступает выходной код сумматора 11 (соответствует ΔT_ст или (ΔT_ст+ T)). При равенстве кодов на первых и вторых входах элемента равнозначности 5 на его выходе появляется импульс, как раз и являющийся выходным импульсом устройства. На фиг. 2 рассмотрен случай для . Ожидаемое положение переднего фронта выходных импульсов определяется задержкой относительно переднего фронта импульсов ЭМВ (см. фиг. 2.4; 2.6). Тогда погрешность синхронизации выходных импульсов устройства относительно ожидаемого положения выходных импульсов (момент времени t2) определяется выражением Здесь ΔT_c2 погрешность фазирования (синхронизации) шкалы времени предлагаемого устройства при отработке вводимого кода поправки определяется из выражения

где ΔT_ош ошибка, возникающая при определении N_эт и вызванная некратностью ΔT_эт целому числу в конкретной линии задержки.

В качестве конкретной реализации счетчика 4 могут быть использованы, как и в прототипе, любые счетчики в микросхемном исполнении (например, 564ИЕ10 и т.п.). Элемент равнозначности 5 может быть реализован в виде последовательно соединенных логического дешифратора (микросхемы 564ИД1) и мультиплексора (микросхемы 564КП2). При этом входы дешифратора подключаются к выходам счетчика 4, выходы к информационным входам мультиплексора, на управляющие входы которого подаются разряды кода сумматора 10. Очевидно, что сигнал на выходе мультиплексора (выход элемента равнозначности 5) появится только тогда, когда совпадут коды на управляющих входах мультиплексора и входах дешифратора, т. к. мультиплексор пропускает на свой выход сигнал с того выхода дешифратора, который соответствует значению позиционного кода (например, в десятичной или в восьмеричной системе счисления), поданного (в двоичном или двоично-десятичном виде) на входы данного дешифратора.

В предлагаемом устройстве, как и в прототипе, в качестве ЗГ 1 может быть использован любой известный импульсный генератор. Формирователь Ф 18 может быть реализован по общеизвестным схемам /6/, например, в виде ждущего мультивибратора на микросхеме 555АГ3. ЛЗ 2 может быть реализована как цепочка последовательно соединенных элементов И или ИЛИ в микросхемном исполнении (серий 530, 533 и т.п.). Отводами ЛЗ 2 в этом случае будут служить выходы соответствующих логических элементов. Коммутатор 3 может быть реализован на мультиплексоре в микросхемном исполнении (564КП2 или аналогичная микросхема). Триггеры 15. 17, 29, 30 также могут быть реализованы на микросхемах (564ТМ2 и т.п.). Сумматоры 10, 11 на микросхемах 555ИМ3, 564ИМ1 и т.п. Логические элементы И, И-НЕ, ИЛИ 564ЛА7, 533ЛИ3, 533ЛЛ1 и т.п. АУ 24 на микросхемах 564ИП5 или аналогичных. В качестве ОЗУ 25 могут быть использованы любые регистры с параллельной синхронной установкой (например, 564ИР6 и т.п.). Коммутаторы 26, 27 реализуются на микросхемах типа 555ЛР11 (элемент И-ИЛИ-НЕ) с инверсией выходного сигнала или на аналогичных микросхемах.

Сравним выражения (2) и (5) для максимальных значений погрешностей фазирования (синхронизации) шкалы времени устройства при отработке вводимого кода поправки в случае невыполнения условия (1):

учитывая, что , а ΔT_эт = T/2, получаем

где
Очевидно, при этом должно выполняться условие
, которое с учетом того, что принимает вид

При N 10, т.е. предлагаемое устройство эффективно при разбросе параметров ЛЗ 2 более, чем на 20% от ожидаемых, определяемых выражением (1). Тогда, например, для выражение (6) примет следующее значение:

т. е. заявленное устройство, будучи примененным для фазирования шкалы времени, позволяет уменьшить погрешность, вносимую при отработке входной поправки, в 1,5 раза по сравнению с известным устройством.

Таким образом, за счет введения новых элементов и связей повысилась точность работы устройства, что делает возможным применение предлагаемого устройства для высокоточного фазирования шкалы времени электронных часов. Особенно удобно использование этого устройства в тех случаях, когда источником синхросигналов являются навигационные приемоиндикаторы, выдающие ЭМВ, имеющую некоторое расхождение с истинным моментом времени, и поправку к синхронизируемой шкале времени, говорящую о величине и знаке этого расхождения.

Изобретение относится к приборостроению и измерительной технике и предназначено для фазирования шкалы времени автономных приборов. В частности, оно может найти широкое применение в синхронизируемых вторичных часах. Цель изобретения - повышение точности фазирования шкалы времени. Устройство фазирования содержит задающий генератор, линию задержки, первый коммутатор, первый и второй счетчики, элемент равнозначности, временный дискриминатор, состоящий из четырех элементов И-НЕ; блок управления, состоящий из элементов ИЛИ, И, первого и второго D-триггеров; первый и второй логические сумматоры, группу из элементов И, группу из (m + 1) элементов И и RS- триггер, формирователь, первый инвертор, второй и третий коммутаторы, арифметический блок, оперативное запоминающее устройство. В блок управления введены второй инвертор, третий и четвертый D-триггеры, D-входы которых соединены с общей шиной устройства, инверсный выход четвертого D-триггера является вторым выходом блока управления и подключен к вторым управляющим входам второго и третьего коммутаторов, первые управляющие входы которых соединены с первым выходом блока управления, являющимся прямым выходом третьего D-триггера, инверсный выход которого соединен с C-входом четвертого D- триггера и является четвертым выходом устройства управления, C-вход - с выходом второго инвертора, вход которого подключен к S-входу четвертого D- триггера и к выходу элемента И, S-вход третьего D- триггера соединен с первым входом элемента ИЛИ и является третьим входом устройства управления, выход элемента ИЛИ подключен к S-входам первого и второго D-триггеров. 5 ил.

Устройство фазирования шкалы времени электронных часов, содержащее задающий генератор, линию задержки, первый коммутатор, первый и второй счетчики, элемент равнозначности, временной дискриминатор, блок управления, первый и второй логические сумматоры, группу из n элементов И, группу из n + 1 элементов И, RS-триггер, выход которого соединен с входом обнуления первого счетчика, S-вход с командным входом блока фазирования и третьим входом блока управления, R-вход триггера является входом эталонной метки времени устройства, при этом выходы линии задержки соединены с информационными входами первого коммутатора, управляющие входы которого соединены с выходами первого логического сумматора, а выходы с тактовым входом первого счетчика, выходы которого подключены к первым входам элемента равнозначности, выход старшего разряда первого счетчика является выходом опорных импульсов устройства, вторые входы элемента равнозначности соединены с соответствующими выходами второго логического сумматора, а выход элемента равнозначности является выходом устройства, первые и вторые выходы временного дискриминатора подключены соответственно к первому и второму входам блока управления, третий выход которого соединен с вторыми входами группы из n элементов И и вторыми входами группы из m + 1 элементов И, первые входы группы из n элементов И являются входами младших разрядов кода поправки устройства, m первых входов группы из m + 1 элементов И входами старших разрядов кода поправки устройства, а первый вход (m + 1)-го элемента И подключен к выходу переноса первого логического сумматора, входы второго слагаемого числа которого соединены с соответствующими выходами второго счетчика, выходы m элементов И группы из m + 1 элементов соединены с входами первого слагаемого числа второго логического сумматора, выход (m + 1)-го элемента И из этой группы подключен к входу младшего разряда второго слагаемого числа второго логического сумматора, при этом временной дискриминатор содержит первый четвертый элементы И-НЕ, первый вход первого элемента И-НЕ являются первым входом временного дискриминатора, второй вход первого элемента И-НЕ соединен с выходом второго элемента И-НЕ и является первым выходом дискриминатора, а выход первого элемента И-НЕ соединен с первым входом второго элемента И-НЕ и вторым входом четвертого элемента И-НЕ, первый вход которого подключен к выходу третьего элемента И-НЕ, к третьему входу второго элемента И-НЕ и является вторым выходом дискриминатора, а выход к второму входу третьего элемента И-НЕ, первый вход которого является вторым входом дискриминатора и соединен с вторым входом второго элемента И-НЕ, блок управления содержит элементы ИЛИ, И, первый и второй D-триггеры, D-входы которых соединены с общей шиной устройства, C-входы являются соответственно первым и вторым входами блока управления, а инверсные выходы подключены соответственно к первому и второму входам элемента И, выход которого соединен с вторым входом элемента ИЛИ, отличающееся тем, что в него введены формирователь, первый инвертор, второй и третий коммутаторы, арифметический блок, оперативное запоминающее устройство, а в блок управления введены второй инвертор, третий и четвертый D-триггеры, D-входы которых соединены с общей шиной устройства, инверсный выход четвертого D-триггера является вторым выходом блока управления и подключен к вторым управляющим входам второго и третьего коммутаторов, первые управляющие входы которых соединены с первым выходом блока управления, являющимся прямым выходом третьего D-триггера, инверсный выход которого соединен с C-входом четвертого D-триггера и является четвертым выходом блока управления, C-вход с выходом второго инвертора, вход которого подключен к S-входу четвертого D-триггера и к выходу элемента И, S-вход третьего D-триггера соединен с первым входом элемента ИЛИ и является третьим входом блока управления, выход элемента ИЛИ подключен к S-входам первого и второго D-триггеров, при этом выход задающего генератора соединен с входом формирователя, выход которого подключен к входу линии задержки и к входу первого инвертора, выход которого соединен с первым входом второго коммутатора, второй вход которого соединен с входом эталонной метки времени устройства, а выход с вторым входом временного дискриминатора, первый вход которого подключен к выходу третьего коммутатора, первый вход которого соединен с выходом первого коммутатора, а второй вход с выходом элемента равнозначности, первый и второй выходы временного дискриминатора подключены соответственно к первому и второму входам второго счетчика, выходы которого соединены с соответствующими информационными входами оперативного запоминающего устройства, управляющий вход которого подключен к четвертому выходу блока управления, а выходы к соответствующим вторым входам арифметического блока, первые входы которого соединены с соответствующими выходами группы из n элементов И, а выход с входами первого слагаемого числа первого логического сумматора, прямой выход четвертого D-триггера является третьим выходом блока управления, а его четвертый выход соединен с дополнительными входами группы из n элементов И и дополнительными входами группы из m + 1 элементов И.