УСТРОЙСТВО ДЛЯ МОДИФИКАЦИИ АДРЕСА В ЦИФРОВОЙ СЕТИ Российский патент 1997 года по МПК G06F9/34 

Устройство относится к вычислительной технике и может быть использовано при сопряжении объектов в цифровой сети связи для преобразования логического адреса абонента в физические адреса узлов сети и линий связи с абонентами.

Известно устройство для формирования кода маршрута в цифровой сети связи [1] содержащее генератор тактовых импульсов, регистр адреса узла-приемника, две схемы сравнения, выходной регистр, элемент И, элемент НЕ, три триггера.

Недостатком устройства является то, что в нем не предусмотрена возможность модификации кода адреса в цифровой сети связи.

Известное устройство для формирования адреса ЭВМ в вычислительной сети [2] содержащее генератор порогового значения коэффициента загрузки, селектор, две схемы сравнения, два элемента, распределитель импульсов, регистр сдвига, блок памяти, два регистра, три блока элементов И.

Недостатком устройства является то, что в нем не предусмотрена возможность модификации кода адреса в цифровой сети связи. Наиболее близким по технической сущности и достигаемому результату к предполагаемому изобретению является устройство для модификации адреса в цифровой сети [3] выбранное в качестве прототипа. Назначение устройства заключается в сопряжении абонентов в цифровой сети. Задача состоит в преобразовании логического абонента в физические адреса узлов сети и линий связи с абонентами.

Указанное устройство содержит: регистр, адреса, распределитель импульсов, три элемента И, два триггера, элемент задержки, три группы элементов И, элемент ИЛИ.

Известное устройство работает следующим образом: получив от абонента логически адресованное сообщение, известное устройство преобразует логический адрес, указанный в адресном поле заголовка сообщений, в физические адреса выходных узлов сети и физические адреса линий доступа абонента с целью определения маршрута передачи сообщений по конкретному физическому адресу.

Физический адрес в данном случае это адрес узла сети (порта), к которому подключен абонент с помощью физически адресуемой линии доступа. В этом случае, если анализируется логический адрес сообщения, получателем которого является узел сети, то определяется физический адрес узла сети, который является получателем. После этого управление передается процедуре маршрутизации. Если анализируется логический адрес сообщения, получателем которого является абонент, то анализ логического адреса продолжается до полного выявления всех физических адресов, определяющих многолинейный интерфейс абонента, после чего управление передается процедуре обработки таблицы физических адресов.

Недостатком прототипа является то, что не предусмотрена возможность модификации нескольких адресов из многоадресного сообщения. В основу изобретения положена задача разработки устройства для модификации адреса в цифровой сети обеспечивающего одновременную модификацию всех адресов многоадресного сообщения, что приводит к расширению функциональных возможностей устройства. Необходимость передачи многоадресного сообщения может возникнуть в случае передачи сообщений от одного узла сети несколькими (или всем) узлам сети, например, о готовности, неисправности, стихийном бедствии и т.п.

Указанная задача решается тем, что в известное устройство, содержащее блок преобразования адреса, который включает в себя распределитель импульсов, три элемента И, регистр адреса, три группы элементов И, два триггера, элемент ИЛИ и элемент задержки, причем вход запуска блока преобразования адреса подключен по входу запуска распределителя импульсов, первый выход которого подключен к первым входам первого, второго и третьего элементов И, второй выход распределителя импульсов подключен к первым входам элементов И второй группы, к входу установки в единичное состояние первого триггера и к первым входам элементов И третьей группы, выход первого элемента И подключен к первым входам элементов И первой группы и второму входу элемента ИЛИ, выход которого подключен к входу блокировки распределителя импульсов, выход первого триггера подключен к второму входу второго элемента И, выход которого подключен к входу установки в единичное состояние второго триггера, прямой выход которого подключен к второму входу третьего элемента И, выход которого через элемент задержки подключен к входу установки в начальное состояние устройства, а также к входам установки в нулевое состояние первого и второго триггеров и к первому входу элементов ИЛИ, выход признака режима модификации адреса регистра адресов подключен к второму входу первого элемента И, прямой и инверсный выходы K-разряда регистра адреса подключены соответственно к вторым входам 2(K-1)-го и 2K-го элементов И первой, второй и третьей групп (K 1, n-1, где n- разрядность поля физического адреса узла сети регистра адреса), выходы 2(K-1)-го и 2K-го элементов И первой группы подключены соответственно к 2(K-1)-му и 2K-му разрядам выхода физического адреса узла-приемника сообщений сети устройства, прямой и инверсный выходы n-го разряда регистра адреса подключены соответственно к вторым входам 2(n-1)-го и 2n-го элементов И первой группы, выходы которых подключены соответственно к 2(n-1)-му и 2n-му разрядам выхода физического адреса узла-приемника сообщений сети устройства, вторые входы 2(n-1)-го и 2n- го элементов И второй и третьей групп подключены соответственно к прямому и инверсному выходам второго триггера, прямой и инверсный выходы m-го разряда регистра адреса подключены соответственно к вторым входам 2(m-1)-го и 2m-го элементов И третьей группы (m n+1, где m - разрядность поля логического адреса), выходы элементов И второй группы подключены к соответствующим разрядам выхода физического адреса узла-ретранслятора сообщений сети устройства, выходы элементов И третьей группы подключены к соответствующим разрядам выхода физического адреса абонента сети устройства, введены дополнительно блок анализа количества адресов, N-1 (где N максимально возможное количество адресов в многоадресном сообщении) блоков преобразования адреса, причем, вход запуска устройства подключен к N входам запуска блоков преобразования адреса и к входу запуска блока анализа количества адресов, N входов ввода логических адресов устройства подключены соответственно к N информационным входам регистра адреса блоков преобразование адреса, N разрешающих входов блоков преобразования адреса подключены соответственно к N разрешающим выходам блока анализа количества адресов, управляющий выход блока анализа количества адресов подключен к выходу признака окончания модификации многоадресного сообщения устройства, вход записи блока анализа количества адресов подключен к входу записи количества адресов в многоадресном сообщении устройства, в свою очередь блок анализа количества адресов содержит генератор тактовых импульсов, счетчик, схему сравнения, регистр, элемент задержки, дешифратор, блок элементов ИЛИ, элемент И, группу из N триггеров, причем вход запуска генератора тактовых импульсов подключен к входу запуска устройства, выход генератора тактовых импульсов подключен к счетному входу счетчика, информационные выходы которого подключены к входам дешифратора, к первым входам схемы сравнения и входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, вторые входы схемы сравнения подключены соответственно к информационным выходам регистра, информационным входом которого является вход записи количества адресов устройства, выход "равно" схемы сравнения подключен к входу блокировки генератора тактовых импульсов, к второму входу элемента И, а через элемент задержки подключен к входу установки в начальное состояние устройства и к входам установки в ноль регистра, счетчика и группы из N триггеров, выход элемента И подключен к выходу признака завершения модификации многоадресного сообщения устройства, i-й (i 1,N) выход дешифратора подключен соответственно к входу установки в единичное состояние i-го триггера, прямой выход которого является i-разрешающим выходом блока анализа количества адресов, в свои очередь, в каждый из N блоков преобразования адреса введены дополнительно три элемента И, причем, в каждом из N блоков преобразования адреса разрешающий вход блока преобразования адреса подключен к третьему входу каждого из элементов И каждой из групп элементов И, а также подключен к вторым входам четвертого, пятого и шестого элементов И, выход первого элемента И подключен к первому входу четвертого элемента И, выход которого подключен к выходу признака выдачи физического адреса узла-приемника сообщений сети устройства, второй выход распределителя импульсов подключен к первому входу пятого элемента И, выход которого является выходом признака выдачи физического адреса абонента сети устройства, выход третьего элемента И подключен к первому входу шестого элемента И, выход которого является выходом признака завершения преобразования адреса блока. Сравнение заявленного решения с прототипом показало наличие следующих отличительных существенных признаков: введены юлок анализа количества адресов, N-1 блоков преобразования адреса, причем, в каждый из блоков преобразования адреса введены три элемента И, с соответствующими связями между блоками элементами. Это позволяет сделать вывод о соответствии заявленного решения критерию "новизна".

Как показывает изучение технической и патентной литературы, перечисленные выше отличительные признаки сами по себе не являются новыми, однако в сочетании с другими существенными признаками для решения поставленной задачи они проявляют новые свойства, что приводит к возможности модификации нескольких адресов в многоадресном сообщении. Это позволяет сделать вывод о соответствии предлагаемого изобретения критерию "неочевидность".

Для пояснения изобретения ниже проводится описание, показывающее пример осуществления изобретения со ссылкой на прилагаемый чертеж (фиг. 1, 2, 3, 4).

На фиг. 1 изображена структурная схема устройства:
13 группа N (где N- максимально возможное количество адресов в многоадресном сообщении) входов устройства для записи логических адресов получателей;
14 вход запуска устройства;
24 разрешающий вход блока преобразования адреса;
25 блок анализа количества адресов;
26 группа N блоков преобразования адреса;
27 вход записи количества адресов в многоадресном сообщении устройства;
28 вход установки в начальное состояние устройства.

На фиг.2 изображена структурная схема блока анализа количества адресов:
29 управляющий выход устройства, высокий уровень сигнализирует об окончании анализа многоадресного сообщения;
30 генератор тактовых импульсов;
31 счетчик импульсов;
32 схема сравнения;
33 регистр для записи количества адресов в многоадресном сообщении;
34 элемент задержки;
35 дешифратор;
36 блок элементов ИЛИ;
37 группа N триггеров;
38 элемент И.

На фиг. 3 изображена структурная схема блока преобразования адреса:
1 регистр адреса;
2 распределитель импульсов;
3 первый элемент И;
4 первый триггер;
5 второй элемент И;
6 второй триггер;
7 третий элемент И;
8 элемент задержки блока преобразования адреса;
9 первая группа элементов И;
10 вторая группа элементов И;
11 третья группа элементов И;
12 элемент ИЛИ;
15 выходы физического узла-приемника сообщений сети;
16 выход признака физического адреса узла-приемника сообщений сети;
17 выход признака выдачи физического адреса абонентной сети;
18 выходы физического адреса узла-рентранслятора сообщений сети;
19 выходы физического абонента сети;
20 выход признака завершения преобразования адреса блока преобразования адреса;
21 четвертый элемент И;
22 пятый элемент И;
23 шестой элемент И.

На фиг. 4 изображена цифровая сеть связи.

Предлагаемое устройство согласно фиг. 1, 2, 3 содержит блок анализа количества адресов (25), группу (26) из N (где N максимально возможное количество адресов в многоадресном сообщении) блоков преобразования адреса, причем вход запуска (14) устройства подключен к N входам запуска блоков преобразования адреса и к входу запуска анализа количества адресов, вход (27) записи количества адресов устройства является входом записи количества адресов блока анализа количества адресов, N входов ввода (13) логических адресов устройства подключены соответственно к N информационным входам регистра (1) адреса блоков преобразования адреса, управляющий выходом блока (25) анализа количества адресов подключен к выходу (29) признака окончания модификации многоадресного сообщения устройства, вход (28) установки в начальное состояние устройства подключен к входу начальной установки блока (25) анализа количества адресов и к N входам начальной установки блоков преобразования адреса группы (26) блоков преобразования адреса, N разрешающих выходов блока (25) анализа количества адресов подключены соответственно к N разрешающим входам (24) блоков преобразования адреса, в свою очередь блок (25) анализа количества адресов содержит генератор тактовых импульсов (30), счетчик (31), схему сравнения (32), регистр (33), элемент задержки (34), дешифратор (35), блок элементов ИЛИ (36), элемент И (38), группу (37) из N триггеров, причем вход запуска генератора тактовых импульсов (30) подключен к входу запуска блока (25) анализа количества адресов, выход генератора тактовых импульсов (30) подключен к счетному входу счетчика (31), информационные выходы которого подключены к входам дешифратора (35), к первым входам схемы (32) сравнения и к входам блока (36) элементов ИЛИ, выход которого подключен к первому входу элемента (38) И, вторые входы схемы (32) сравнения подключены к информационным выходам регистра (33), информационным входом которого является вход записи количества адресов блока (25) анализа количества адресов, выход "равно" схемы (32) сравнения подключен к входу блокировки генератора тактовых импульсов (30), к второму входу элемента И (38), а через элемент (34) задержки к входам установки в начальное состояние регистра (33), счетчика (31) и N триггеров группы (37) триггеров, выход элемента (38) И подключен к входу (29) признака завершения модификации многоадресного сообщения устройства, i-й (i 1,N) выход дешифратора (35) подключен соответственно к входу установки в единицу i-го триггера группы (37) триггеров, выход i-го триггера группы (37) триггеров является i-м разрешающем выходом (24) блока (25) анализа количества адресов, в то же время каждый блок преобразования адреса из группы (26) блоков преобразования адреса содержит регистр (1), распределитель импульсов (2), шесть элементов И (3, 5, 7, 21, 22, 23), три группы элементов И (9,10,11), два триггера (4,6), элемент ИЛИ (12) и элемент задержки (8), причем вход запуска (14) блока преобразования адреса подключен к входу запуска распределителя (2) импульсов, первый выход которого подключен к первым входам первого (3), второго (5), третьего (7) элементов И, второй выход распределителя (2) импульсов подключен к первым входам элементов И второй группы (10), входу установки в единичное состояние первого триггера (4) и к первым входам элементов И третьей группы (11), выход первого элемента (3) И подключен к первым входам элементов И первой группы (9) и к второму входу элемента (12) ИЛИ, выход которого подключен к входу блокировки распределителя (2) импульсов, выход первого триггера (4) подключен к второму входу второго элемента (5) И, выход которого подключен к входу установки в единичное состояние второго триггера (6), прямой выход которого подключен к второму входу третьего элемента (7) И, выход которого через элемент (8) задержки подключен к входу (28) установки в начальное состояние устройства, а также к входам установки в нулевое состояние первого (4) и второго (6) триггеров и к первому входу элемента (12) ИЛИ, выход признака режима модификации адреса регистра (1) адреса подключен к второму входу первого элемента (3) И, прямой и инверсный выходы K-го разряда регистра (1) адреса, подключены соответственно к вторым входам 2(K-1)-го и 2K-го элементов И первой (9), второй (10) и третьей (11) групп элементов И (K 1, n-1, где n разрядность поля физического адреса узла сети регистра (1) адреса), выходы 2(K-1)-го и 2K-го элементов И первой группы подключены соответственно к 2(K-1)-му и 2K-му разрядам выхода (15) физического адреса узла-приемника сообщений сети устройства, прямой и инверсный выходы n-го разряда регистра (1) адреса подключены соответственно к вторым входам 2(n-1)-го и 2n-го элементов И первой группы (9), выходы которых подключены соответственно к 2(n-1)-му и 2n-му разрядами выхода (15) физического адреса узла-приемника сообщений сети устройства, вторые входы 2(n-1)-го и 2n-го элементов И второй и третьей групп подключены соответственно к прямому и инверсному выходам второго триггера (6), прямой и инверсный выходы m-го разряда регистра адреса подключены соответственно к вторым входам 2(m-1)-го и 2m-го элементов И третьей группы (11) (m n+1, где m разрядность поля логического адреса), выходы элементов И второй группы (10) подключены к соответствующим разрядам выхода (18) физического адреса узла-ретранслятора сообщений сети устройства, выходы элементов И третьей группы (11) подключены к соответствующим разрядам выхода (19) физического адреса абонента сети устройства, разрешающий выход (24) блока преобразования адреса подключен к третьему входу каждого из элементов И каждой из трех групп элементов И (9,10,11), а также подключен к вторым входам четвертого (21), пятого(22) и шестого (23) элементов И, выход первого элемента (3) И подключен к первому входу четвертого элемента (21) И, выход которого подключен к выходу (16) признака выдачи физического адреса узла-приемника сообщений сети устройства, второй выход распределителя (2) импульсов подключен к первому входу пятого элемента (22) И, выход которого является выходом (17) признака выдачи физического адреса абонента сети устройства, выход третьего элемента (7) И через элемент (8) задержки подключен к первому входу шестого элемента (23) И, выход которого является выходом (20) признака завершения преобразования адреса устройства.

Устройство работает следующим образом.

Перед началом процедуры анализа по входу 28 установки в начальное состояние (фиг. 1) высокий уровень сигнала устанавливает в начальное состояние блок анализа количества адресов 25 и каждый блок преобразования адреса из группы 26 блоков преобразования адреса, по входам 13 устройства записываются логические адреса получателей, причем каждый логический адрес записывается в соответствующий блок преобразования адреса из группы 26 блоков преобразования адреса, по входу 27 устройства записывается количество адресов в многоадресном сообщении. Пусть, например, абонент H передает (фиг. 4) логически адресованное многоадресное сообщение абонентам D и F. В заголовке сообщения содержатся логические адреса D и F, а также информация о количестве адресов (т. е. о количестве абонентов, которым передается одинаковая информация). На основании этой информации узел 000 сети преобразует логические адреса D и F в физические адреса выходных узлов сети и физические адреса линий доступа абонентов D и F. Значение этих адресов указаны в таблице 1.

Цель вышеназванного преобразования определение маршрута передачи сообщения по конкретным адресам узлов сети, к которым подключены абоненты с помощью физической адресуемой линии доступа. Получателями сообщений могут быть узлы сети и абоненты. Отправитель идентифицирует многоадресное сообщение с помощью идентификаторов. 0таким образом каждый логический адрес имеет префикс, содержащий конкретное значение идентификатора.

Идентификатор принимает значение "0" для сообщений, предназначенных абоненту, значение "1" для сообщений, предназначенных узлам сети. Если анализируется логический адрес узла сети, то после опознавания префикса анализ сразу же прекращается, так как нет необходимости выявлять физические адреса
точки подключения к сети многолинейного абонента, вместо этого определяется физический адрес узла сети, который является получателем. После этого управление передается процедуре маршрутизации. В противном случае анализ логического адреса продолжается до полного выявления всех физических адресов, определяющих многолинейный интерфейс абонента, после чего управление передается процедуре обработки таблицы физических адресов.

В блоке анализа количества адресов 25 перед началом процедуры анализа счетчик 31, регистр 33, группа 37 триггеров (фиг. 2) установлены в нулевом состоянии. Кроме того, перед началом процедуры анализа в нулевое состояние установлены триггеры 4 и 6 (фиг.3) в каждом из N блоков преобразования адреса. Генератор тактовых импульсов 30 запускается от управляющего сигнала по входу 14 устройства. Импульсы с выхода генератора тактовых импульсов 30 поступают на счетный вход счетчика 31. Поступление первого импульса с выхода генератора тактовых импульсов 30 на счетный вход счетчика 31 вызывает появление на выходах счетчика 31 кода единицы, который поступает на вход дешифратора 35. Дешифратор 35 преобразуют поступившую информацию и на первом выходе дешифратора появляется сигнал высокого уровня, устанавливающий первый триггер из группы 37 триггеров в единичное состояние. Сигнал высокого уровня с выхода первого триггера из группы 37 триггеров поступает на разрешающий вход первого блока преобразования адреса из группы 26 блоков преобразования адреса. Поступление второго импульса с выхода генератора 30 на вход счетчика 31 вызывает появление на выходах счетчика 31 кода двойки, который поступает на вход дешифратора 35. Дешифратор 35 преобразуют поступившую информацию и на втором выходе дешифратора 35 появляется сигнал высокого уровня, следовательно второй триггер из группы триггеров 37 устанавливается в единичное состояние. Сигнал высокого уровня с выхода второго триггера из группы 37 триггеров поступает на разрешающий вход второго блока преобразования адреса из группы 26 блоков преобразования адреса.

Аналогичные действия происходят при поступлении последующих импульсов с выхода генератора тактовых импульсов 30 на вход счетчика 31. Всего таких импульсов может быть не менее одного и не более N, где N количество в многоадресном сообщении. Схема сравнения 32 сравнивает информацию с выходов счетчика 31 и регистра 33.

В момент совпадения этой информации с выхода "равно" схемы 32 сравнения сигнал высокого уровня останавливает генератор тактовых импульсов. При наличии хотя бы одной единицы на выходе счетчика 31, на выходе блока элементов ИЛИ 36 появляется сигнал высокого уровня, разрешающий прохождение сигнала с выхода схемы сравнения 32 на управляющий выход 29 устройства. Высокий уровень на управляющем выходе 29 устройства сигнализирует об окончании анализа многоадресного сообщения. Через элемент задержки 34 сигнал с выхода схемы сравнения 32 обнуляет счетчик 31, регистр 33, каждый триггер из группы 37 триггеров и таким образом подготавливает блок анализа количества адресов для анализа следующего одноадресного или многоадресного сообщения.

Элемент 34 задержки необходим для того, чтобы на выходах 24 и 29 могли появиться сигналы высокого уровня. Перед началом процедуры анализа в каждом блоке преобразования адреса из группы 26 блоков преобразования адреса триггеры 4 и 6 установлены в нулевое состояние, по входу 13 устройства записывается логический адрес получателя, распределитель импульсов 2 запускается от управляющего сигнала по входу 14 устройства (фиг. 3). Первый тактовый импульс с первого выхода распределителя 2 производит опрос нулевого разряда регистра 1 адреса. Если в нулевом разряде записана "1" (высокий потенциал на единичном выходе разряда), то первый тактовый импульс появляется на выходе логического элемента И 3. На размещающем входе 24 блока преобразования адреса высокий уровень. В результате через группу 9 логических элементов И производится считывание содержимого с 1-го по n-й разрядов регистра 1 адреса, при этом на выходе 15 устройства формируется n-разрядный физический адрес получателя узла цифровой сети связи. Одновременно на выходе 16 устройства через элемент И 21 формируется сигнал управления, являющийся внешним по отношению к рассматриваемому устройству (сигнализация о завершении анализа логического адреса). Кроме того, по второму входу распределителя 2 производится останов и блок преобразования адреса завершает работу.

Таким образом, если в качестве получателя выступает сетевой узел, то работа устройства завершается в течении одного такта работы. В том случае, если в нулевом разряде регистра 1 адреса записан "0" (низкий потенциал на единичном выходе разряда) первый тактовый импульс не проходит на выход логического элемента И 3 и работа устройства продолжается в следующем такте.

Второй тактовый импульс с второго выхода распределителя 2 подготавливает к работе элемент И 5, устанавливает триггер 4 в единичное состояние. Происходит считывание содержимого с 1-го по (n-1)-й разрядов регистра 1 адреса с одновременным опросом состояния триггера 6, при этом на выходе 18 устройства через группу 10 логических элементов И производится формирование n-разрядного физического адреса первого выходного узла цифровой сети, к которому абонент подключен посредством соответствующей линии доступа (на разрешающем входе 24 высокий уровень). (m+1)-разрядный адрес соответствующей линии доступа формируется на выходе 19 устройства через группу 11 логических элементов И путем считывания в данном такте содержимого с 1-го по m-й разрядов регистра 1 адреса и опроса состояния триггера 6. Кроме того, в рассматриваемом такте на выходе 17 устройства через элемент И 22 формируется сигнал управления, являющийся внешним по отношению к рассматриваемому устройству (сигнализация о завершении очередного этапа работы анализатора).

Третий тактовый импульс с первого выхода распределителя 2 через элемент И 5, подготовленный к работе в предыдущем такте, устанавливает триггер 6 в единичное состояние, в результате чего элемент И 7 подготавливается к работе.

Четвертый тактовый импульс со второго выхода распределителя 2 выполняет функции, аналогичные функциям второго тактового импульса, за исключением того, что единичное состояние триггера 4 не изменяется. При этом на выходе 18 устройства формируется n-разрядный физический адрес второго выходного узла цифровой сети (на размещающем входе 24 высокий уровень), к которому абонент подключен посредством соответствующей линии доступа; (m+1)-разрядный адрес соответствующей линии доступа формируется на выходе 19 устройства (на размещающем входе 24 высокий уровень). Кроме того, в данном такте на выходе 17 устройства через элемент И 22 формируется сигнал внешнего управления (сигнализация о завершении очередного этапа работы анализатора).

Пятый тактовый импульс с первого выхода распределителя 2 через элемент И 5 воздействует на триггер 6, не изменяя его единичного состояния, и после прохода через логический элемент И 7 и задержки в элементе 8 задержки, устанавливает триггеры 4 и 6 в нулевое состояние и останавливает распределитель 2. Одновременно на выходе 20 устройства через элемент И 23 формируется сигнал внешнего управления (сигнализация об окончании процедуры анализа логического адреса получателя, поступавшего на вход 13 устройства). Элемент 8 задержки необходим для предотвращения одновременного воздействия тактового импульса на разные входы триггера 6 (для исключения эффекта "состояний автомата").

Конструкция предлагаемого устройства основана на использовании известных элементов, технических трудностей для реализации не представляет.

Технико-экономическая оценка эффективности предлагаемого устройства по сравнению с прототипом и другими известными техническими решениями проводилась методом математического моделирования.

Исследования показали, что совокупность названных элементов в таком составе позволяет решить новую задачу, которая не может быть решена при использовании разработанных ранее технических устройств.

Источники информации
1. А.С. СССР, N 1075266, кл. G 06 F 15/20, 1984.

2. A.C. CCCP, N 1029179, кл. G 06 F 9/36, 1981.

3. A.C. CCCP, N 1472903, кл. G 06 F 9/36, 1989.

Устройство относится к вычислительной технике и может быть использовано при сопряжении абонентов в перспективной цифровой сети связи с коммутацией пакетов для преобразования логического адреса абонента в физические адреса узлов сети и линий связи с абонентом. Устройство обеспечивает одновременную автоматическую модификацию как одноадресных так и многоадресных сообщений, что позволяет сократить время при передаче многоадресных сообщений в сети. Устройство содержит блок анализа количества адресов, содержащий генератор тактовых импульсов, счетчик импульсов, схему сравнения, регистр для записи количества адресов в многоадресном сообщении, элемент задержки, дешифратор, блок элементов ИЛИ, группу из N триггеров (N - максимально возможное количество адресов в многоадресном сообщении), элемент И, кроме того устройство содержит группу из N блоков преобразования адреса, каждый из которых содержит регистр адреса, распределитель импульсов, элемента ИЛИ, два триггера, элемент задержки, две группы из 2n элементов И, группу из 2(n+1) элементов (n - разрядность поля физического адреса узла сети регистра адреса), три элемента И, причем новыми в устройстве являются следующие элементы: блок анализа количества адресов, три элемента И в каждом из блоков преобразования адреса. 1 табл., 4 ил.

Устройство для модификации адреса в цифровой сети, содержащее блок преобразования адреса, включающий распределитель импульсов, три элемента И, регистр адреса, три группы элементов И, два триггера, элемент ИЛИ, элемент задержки, причем вход запуска блока преобразования адреса является входом запуска распределителя импульсов, первый выход которого подключен к первым входам первого, второго и третьего элементов И, второй выход распределителя импульсов подключен к первым входам элементов И второй группы, к входу установки в единичное состояние первого триггера и к первым входам элементов И третьей группы, выход первого элемента И подключен к первым входам элементов И первой группы и к второму входу элемента ИЛИ, выход которого подключен к входу блокировки распределителя импульсов, выход первого триггера подключен к второму входу второго элемента И, выход которого подключен к входу установки в единичное состояние второго триггера, прямой выход которого подключен к второму входу третьего элемента И, выход которого через элемент задержки подключен к входу установки в начальное состояние устройства, а также к входам установки в нулевое состояние первого и второго триггеров и к первому входу элемента ИЛИ, выход признака режима модификации адреса регистра адреса подключен к второму входу первого элемента И, прямой и инверсный выходы К-го разряда регистра адреса подключены соответственно к вторым входам 2(К 1)-го и 2К-го элементов И первой, второй и третьей групп (К 1, n 1, где n - разрядность поля физического адреса узла сети регистра адреса), выходы 2(К - 1)-го и 2К-го элементов И первой группы подключены соответственно к 2(К - 1)-му и 2К-му разрядам выхода физического адреса узла-приемника сообщений сети устройства, прямой и инверстный выходы n-го разряда регистра адреса подключены соответственно к вторым входам 2(n 1)-го и 2n-го элементов И первой группы, выходы которых подключены соответственно к 2(n 1)-му и 2n-му разрядам выхода физического адреса узла приемника сообщений сети устройства, вторые входы 2(n 1)-го и 2n-го элементов И второй и третьей групп подключены соответственно к прямому и инверсному выходам второго триггера, прямой и инверсный выходы m-го разряда регистра адреса подключены соответственно к вторым входам 2(m 1)-го и 2m-го элементов И третьей группы (m n + 1, где m разрядность поля логического адреса), выходы элементов И второй группы подключены к соответствующим разрядам выхода физического адреса узла-ретранслятора сообщений сети устройства, выходы элементов И третьей группы подключены к соответствующим разрядам выхода физического адреса абонента сети устройства, отличающееся тем, что дополнительно в устройство введены блок анализа количества адресов, N 1 блоков преобразования адреса (где N максимально возможное количество адресов в многоадресном сообщении), причем блок анализа количества адресов содержит генератор тактовых импульсов, счетчик, схему сравнения, регистр, элемент задержки, дешифратор, блок элементов ИЛИ, элемент И, группу из N триггеров, причем вход запуска генератора тактовых импульсов является входом запуска блока анализа количества адресов, входом запуска для всех блоков преобразования, адреса и входом запуска устройства, выход генератора тактовых импульсов подключен к счетному входу счетчика, информационные выходы которого подключены к входам дешифратора, к первым входам схемы сравнения и к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, вторые входы схемы сравнения подключены соответственно к информационным выходам регистра, информационным входом которого является вход записи количества адресов блока анализа количества адресов и входом записи количества адресов устройства, выход "Равно" схемы сравнения подключен к входу блокировки генератора тактовых импульсов, к второму входу элемента И, а через элемент задержки подключен к входам установки в начальное состояние регистра, счетчика, группы из N триггеров, к входу начальной установки блока анализа количества адресов, входам установки в начальное состояние всех блоков преобразования адреса, выход элемента И является выходом признака завершения модификации многоадресного сообщения устройства, i-й (i 1, N) выход дешифратора подключен соответственно к входу установки в единичное состояние группы i-го триггера группы из N триггеров, i-й прямой выход которого являются i-м разрешающим выходом блока анализа количества адресов и разрешающим входом i-го блока преобразования адреса, в свою очередь, каждый из N блоков преобразования адреса содержит дополнительно три элемента И, при этом в каждом из N блоков преобразования адреса разрешающий вход подключен к третьему входу каждого из элементов И каждой из трех групп элементов И и к вторым входам четвертого, пятого и шестого элементов И, выход первого элемента И подключен к первом входу четвертого элемента И, выход которого является выходом признака выдачи физического адреса узла-приемника сообщений сети устройства, второй выход распределителя импульсов подключен к первому входу пятого элемента И, выход которого является выходом признака выдачи физического адреса абонента сети устройства, выход третьего элемента И через элемент задержки подключен к входу установки в начальное состояние блока преобразования адреса и к первому входу шестого элемента И, выход которого является выходом признака завершения преобразования адреса устройства, информационный вход регистра адреса подключен к соответствующему входу ввода логического адреса устройства.