ЦИФРОВОЙ КОМПЕНСАТОР ПАССИВНЫХ ПОМЕХ Российский патент 1997 года по МПК G01S7/36 

Изобретение относится к радиолокации и может быть использовано в системах обнаружения сигналов на фоне пассивных помех.

Известен решетчатый фильтр для обработки сигналов импульсно-доплеровского радиолокатора, содержащий N устройств вычисления коэффициентов, N устройств задержки, (N-1) сумматоров и (2N-1) перемножителей. В данном устройстве производится подавление пассивных помех, корреляционная матрица которых является теплицевой [1] Однако в ряде практически важных случаев условие теплицевости корреляционной матрицы помех нарушается, например, в случае переменного периода следования сигналов или многолучевости их распространения.

Недостатком этого устройства является узкая область применения, ограничиваемая сигналами с тепловой корреляционной матрицей.

Известен также n-канальный адаптивный обнаружитель с обратной связью, содержащий блок векторно-матричного перемножения, блок матричного перемножения векторов, блок вычитания, блок вращения, интегратор, блок скалярного перемножения, причем выход блока векторно-матричного перемножения подключен ко входам блока матричного перемножения векторов, выход которого соединен с первым входом блока вычитания, выход блока вычитания соединен со входом интегратора, выход которого соединен со вторым входом блока вычитания и со вторым входом блока векторно-матричного перемножения, первый вход блока векторно-матричного перемножения является входом устройства, а выход блока векторно-матричного перемножения выходом устройства. В процессе оценивания матрицы, обратной корреляционной, в известном устройстве происходит накопление погрешностей вычислений, приводящее к снижению отношения сигнал/(помеха + шум) на выходе устройства. Недостатком этого устройства является низкая численная устойчивость.

Наиболее близким к изобретению является цифровое устройство для подавления пассивных помех [2] которое и выбрано в качестве прототипа.

Прототип содержит N-1 последовательно соединенных блоков задержки, N блоков оценки нормировки, 2N блоков нормировки, N блоков оценки комплексно сопряженных значений, N перемножителей, устройство группового суммирования, адаптивный процессор и вторичный процессор.

Адаптивный процессор содержит N(N-1)/2 адаптивных подавителей, причем (N-j) адаптивных подавителей образуют j-й каскад (j 1,2,N-1), (n + 1)-m входом которого (n=1,2,N-j) является первый вход n-го адаптивного подавителя, а n-м выходом первый выход n-го адаптивного подавителя. Вторые входы всех адаптивных подавителей j-го каскада объединены и образуют первый вход каскада, первый выход первого адаптивного подавителя j-го каскада является (j + 1)-м выходом адаптивного процессора, q-й выход k-го каскада (k 1,2,N-2; q 1,2, N-k) соединен с q-м входом (k + 1)-го каскада, являющийся одновременно и (j + 1)-м входом адаптивного процессора, соединен с выходом j-го блока задержки. Первый вход первого каскада, являющийся первым входом и одновременно первым выходом адаптивного процессора, и вход первого блока задержки объединены и образуют вход устройства. Первый вход i-го блока нормировки и вход i-го блока оценки нормировки объединены и подключены к i-му выходу адаптивного процессора (i 1,2,N). Выход i-го блока оценки нормировки соединен со входом i-го блока нормировки, выход которого соединен с первым входом i-го перемножителя, выход которого соединен с i-м входом устройства группового суммирования, выход которого является выходом устройства.

Вторичный процессор содержит N(N-1)/2 весовых сумматора, причем (N-j) весовых сумматоров образуют j-й каскад (n + 1)-м входом которого является первый вход n-го весового сумматора, а n-м выходом первый выход n-го весового сумматора каскада. Вторые входы всех весовых сумматоров j-го каскада объединены и образуют первый вход каскада, (j + 1)-м выходом вторичного процессора является первый выход первого весового сумматора j-го каскада, q-й выход k-го каскада соединен с q-м входом (k + 1)-го каскада, i-й вход первого каскада является i-м входом вторичного процессора и одновременно входом опорных сигналов устройства. Весовой выход n-го адаптивного подавителя j-го каскада адаптивного процессора соединен с n-м весовым входом весового сумматора j-го каскада вторичного процессора. Первый вход вторичного процессора является одновременно и его первым выходом. К i-му выходу вторичного процессора подключен первый вход (N + 1)-го блока нормировки, выход которого соединен со входом i-го блока оценки комплексно сопряженных значений, выход которого соединен со вторым входом i-го перемножителя. Второй вход (N + 1)-го блока нормировки соединен с выходом i-го блока оценки нормировки.

Входы обнуления всех блоков оценки нормировки объединены и образуют вход обнуления устройства. Вход контакта всех блоков оценки нормировки объединены и образуют вход константы устройства.

Блок оценки нормировки содержит перемножитель, блок комплексного сопряжения, накапливающий сумматор, блок вычисления квадратного корня и блок деления. Первый вход перемножителя и блока комплексного сопряжения объединены и образуют вход блока оценки нормировки, выход блока комплексного сопряжения подключен ко второму входу перемножителя, выход которого соединен со входом делимого блока деления. Выход блока деления подключен ко входу накапливающего сумматора, выход которого подключен ко входу блока вычисления квадратного корня, выход которого является выходом блока оценки нормировки. Вход делителя блока деления является входом константы блока оценки нормировки, а вход установки в нуль накапливающего сумматора входом обнуления блока оценки нормировки.

Блок нормировки содержит блок задержки и блок деления, причем вход блока задержки является первым входом блока нормировки, выход блока задержки подключен ко входу делимого блока деления, выход которого является выходом блока нормировки, а вход делителя блока деления является вторым входом блока нормировки.

Адаптивный подавитель содержит весовой сумматор, перемножитель, блок задержки и блок комплексного сопряжения. Вход блока комплексного сопряжения и первый вход весового сумматора объединены и образуют второй вход адаптивного подавителя, выход блока комплексного сопряжения соединен с первым входом второго перемножителя, второй вход которого и выход весового сумматора объединены и образуют первый вход адаптивного подавителя. Выход перемножителя соединен с первым входом сумматора, выход которого соединен со входом блока задержки, выход которого, весовой вход весового сумматора и второй вход сумматора объединены и образуют весовой выход устройства. Второй вход весового сумматора является первым входом устройства.

Весовой сумматор содержит перемножитель и сумматор, выход которого является выходом весового сумматора, причем первый вход сумматора соединен с выходом перемножителя, первый и второй входы которого являются соответственно первым и весовым входами весового сумматора, а второй вход сумматора является вторым входом весового сумматора.

Устройство работает следующим образом. Подаваемый на его вход сигнал задерживается каждым из последовательно включенных блоков задержки на один период. Таким образом, на выходе j-го блока задержки сигнал задержан на j периодов относительно входного. Входной и задержанный сигнал поступают на вход адаптивного подавителя. В каждом из каскадов адаптивного подавителя один из сигналов, считающийся основным, подается на первые входы адаптивных подавителей, на вторые входы которых в первом каскаде поступают сигналы с выходов блоков задержки, а в последующих каскадах с выходов адаптивных подавителей предыдущего каскада. Адаптивный подавитель представляет собой цепь Аппельбаума-Хоулса, выходной сигнал которой является линейной комбинацией входных сигналов и некоррелирован с сигналом на втором входе адаптивного подавителя.

Таким образом, в адаптивном процессоре осуществляется последовательная декорреляция поступающих на его вход сигналов, которые можно представить в виде вектора Y= (y₁, y₂. y_N)^T. Учитывая структуру адаптивного процессора и попарную независимость (ортогональность) составляющих вектора его выходных сигналов A=(h₁, h₂, h_N)^T, осуществляемое им преобразование можно описать как умножение вектора Y на нижнюю треугольную матрицу L с единичной диагональю
A LY,
где L является сомножителем матрицы, обратной корреляционной матрице Ф входного сигнала Y [2, с.5;7, с.335-336]

где D диагональная матрица, черта означает статистическое усреднение по времени, * знак сопряжения, т знак транспонирования.

Вторичный процессор производит аналогичное осуществляемому адаптивным процессором преобразование ожидаемых сигналов от цели (опорных сигналов), которые для удобства можно представить в виде вектора X=(x₁,x₂,x_N)^T, но при этом в качестве весовых коэффициентов, используемых для формирования выходных сигналов, являющихся линейной комбинацией входных, применяются сигналы, полученные с весовых выходов адаптивных подавителей адаптивного процессора, подаваемые на весовые входы соответствующих весовых сумматоров. Это преобразование математически может быть описано как умножение матрицы L на вектор X
G=LX.

Сигналы с выходов адаптивного процессора подаются на входы блоков оценки нормировки, в каждом из которых они умножаются на комплексно сопряженные им и накапливаются в накапливающем сумматоре с весом, обратным номеру поступающих в данный момент входных отсчетов блока нормировки. Выходной сигнал блока оценки нормировки численно равен средней мощности сигнала за время ее оценивания, на корень квадратный из которой в блоке оценки нормировки делится поступивший входной сигнал, задержанный в блоке задержки на время вычисления текущего значения нормировочного коэффициента в блоке оценки нормировки.

Сигнал с каждого из выходов вторичного процессора также нормируется в блоке нормировки, при этом в качестве нормировочного коэффициента используется величина, вычисленная в блоке оценки нормировки, подключенном к соответствующему выходу адаптивного процессора.

Операция нормировки соответствует умножению вектора выходных сигналов процессора на диагональную матрицу D^1/2=diag{d^1/2 _i} i=(1,2,N), элементы диагонали которой равны обратным величинам корня квадратного из их оценочной мощности
Z=D^1/2A=D^1/2LY,
B=D^1/2G=D^1/2LX.

Пронормированные по мощности выходные сигналы адаптивного процессора непосредственно, а вторичного процессора через блоки комплексного сопряжения, в которых осуществляется замена знака мнимой части сигнала на противоположный, поступают на перемножитель, где соответствующие преобразованные входной и ожидаемый сигналы перемножаются, а результаты этих перемножений суммируются в устройство группового суммирования, образуя выходной сигнал устройства, описываемый следующим соотношением
u B^*TZ=X^*TL^*TD^1/2D^1/2LY= X^*TФ^-1Y.

В результате указанных операций в процессоре Грама-Шмидта осуществляется черезпериодная компенсация коррелированных пассивных помех, нормирование и накопление полезного сигнала. Из описания устройства и работы процессора Грама-Шмидта следует, что для вычисления элементов матрицы применяются адаптивные подавители, имеющие корреляционные обратные связи, следствием чего является малая скорость достижения максимально возможного отношения сигнал/шум на выходе устройства.

Таким образом, недостатком прототипа является низкое быстродействие.

Целью изобретения является повышение быстродействия устройства.

Цель достигается тем, что в устройство, содержащее (N-1) последовательно соединенных блоков задержки, вход первого из которых является входом цифрового компенсатора, блок группового суммирования и N перемножителей, при этом выход i-го переможнителя (i=1,N) соединен с i-м входом блока группового суммирования, выход которого является выходом цифрового компенсатора, дополнительно введены блок векторно-матричного перемножения и блок оценки матрицы весов, первый и (j+1)-й входы блока векторно-матричного перемножения (j= 1,2,N-1) соединены соответственно со входом первого блока задержки и выходом j-го блока задержки, (N+1)-е входы блока векторно-матричного перемножения и блока оценки матрицы весов объединены и образуют вход установки в нуль устройства, кроме того блок оценки матрицы весов выполнен в виде N блоков оценки коэффициентов и N(N+1)/2 блоков вращения векторов, причем (N-i+1) блоков вращения векторов образуют i-й каскад, (2(l-1)+m)-м входом которого (l= 1,N-1+1) является m-й вход (m=1,2) l-го блока вращения векторов, m-й выход i-го блока оценки коэффициентов соединен с m-м входом (i-r+1)-го блока вращения векторов r-го каскада (r=1,i), второй вход i-го блока оценки коэффициентов, являющийся i-ым входом блока оценки матрицы весов, соединен с i-м выходом блока векторно-матричного перемножения, третий выход j-го блока оценки коэффициентов подключен к первому входу (j+1)-го блока оценки коэффициентов, первый вход первого блока оценки коэффициентов является (N+2)-м входом блока оценки матрицы весов и одновременно входом единичной константы устройства, третьи входы первых блоков вращения векторов всех каскадов объединены и образуют (N+1)-й вход блока оценки матрицы весов, первый выход последнего блока вращения векторов i-го каскада является (N+1)-м выходом блока оценки матрицы весов, первый выход l-го блока вращения векторов i-го каскада, являющийся l-м выходом каскада и одновременно ((i-1)(2(N+1)-i)/2+l+N)-м выходом блока оценки матрицы весов, подключен к ((i-1)(2(N+1)-i)/2+l)-му весовому входу блока векторно-матричного перемножения, при этом в каждом каскаде второй выход каждого блока вращения векторов, за исключением последнего, соединен с третьим выходом следующего блока вращения векторов этого же каскада, при этом установочные входы первых блоков вращения векторов всех каскадов объединены и образуют (N+3)-й вход блока оценки матрицы весов, являющийся входом начальной установки устройства, i-й выход блока оценки матрицы весов подключен к первому входу i-го перемножителя, второй вход которого является i-м входом опорного сигнала устройства.

Технических решений с признаками, сходными с отличительными признаками предлагаемого устройства, в результате анализа известных из научно-технической литературы и патентной документации не обнаружено. Поэтому можно сделать вывод, что предлагаемое техническое решение обладает существенными отличиями по сравнению с прототипом. Кроме того, следует указать, что отличительные признаки предлагаемого устройства в совокупности обеспечивают достижение поставленной цели, заключающейся в повышении быстродействия.

На фиг. 1 изображен цифровой компенсатор пассивных помех; на фиг. 2 - весовой сумматор; на фиг. 3 блок оценки коэффициентов; на фиг. 4 блок вращения векторов.

Устройство (фиг. 1) содержит (N-1) блоков задержки 1, блок векторно-матричного перемножения 2, блок оценки матрицы весов 3, N перемножителей 4, блок группового суммирования 5, вход устройства 6, вход единичной константы устройства 7, вход начальной установки 8, вход установки в нуль устройства 9, N входов опорного сигнала 10, выход устройства 11.

Блок векторно-матричного перемножения 2 (фиг. 1) содержит N(N+1)/2 весовых сумматоров 12. Блок оценки матрицы весов 3 (фиг. 3) содержит N блоков оценки коэффициентов 13 и N(N+1)/2 блоков вращения векторов 14. Весовой сумматор 12 (фиг. 2) содержит сумматор 15 и перемножитель 16. Блок оценки коэффициентов 13 (фиг. 3) содержит первый 17 и второй 18 блоки вычисления квадрата модуля числа, первый 19 и второй 20 блоки деления, сумматор 21 и блок вычисления квадратного корня 22. Блок вращения векторов 14 (фиг. 4) содержит первый 23, второй 24, третий 25 и четвертый 26 перемножители, первый 27 и второй 28 сумматоры, блок комплексного сопряжения 29, блок задержки 30, инвертор знака 31, блок элементов ИЛИ 32.

Указанные элементы цифрового компенсатора пассивных помех соединены следующим образом. Последовательно соединены блок задержки 1, блок векторно-матричного перемножителя 2, блок оценки матрицы весов 3, N перемножителей 4 и блок группового суммирования 5, причем вход первого блока задержки 1 является входом устройства. Первый и (j+1)-й входы блока векторно-матричного перемножения 2 (j= 1,2,N-1) соединены соответственно со входом первого блока задержки 1 и выходом j-го блока задержки 1, (N+1)-е входы блока векторно-матричного перемножения 2 и блока оценки матрицы весов 3 объединены и образуют вход установки в нуль устройства. Выход i-го перемножителя 4 (i=1,N) соединен с i-ым входом блока группового суммирования 5, выход которого является выходом устройства 11.

Блок оценки матрицы весов 3 выполнен в виде N блоков оценки коэффициентов 13 и N(N+1)/2 блоков вращения векторов 14, причем (N-i+1) блоков вращения векторов 14 образуют i-й каскад, (2(l-1)+m)-м входом которого (l=1,N-i+1) является m-й вход (m=1,2) l-го блока вращения векторов 14, m-ый выход i-го блока оценки коэффициентов 13 соединен с m-м входом (i-r+1)-го блока вращения векторов 14 r-го каскада (r=1,i), второй вход i-го блока оценки коэффициентов 13, являющийся i-м входом блока оценки матрицы весов 3, соединен с i-м входом блока векторно-матричного перемножения 2, третий вход j-го блока оценки коэффициентов 13 подключен к первому входу (j+1)-го блока оценки коэффициентов 13, первый вход первого блока оценки коэффициентов 13 является (N+2)-м входом блока оценки матрицы весов 3 и одновременно входом единичной константы устройства 7. Третьи входы первых блоков вращения векторов 14 всех каскадов объединены и образуют (N+1)-й вход блока оценки матрицы весов 3. Первый выход последнего блока вращения векторов 14 i-го каскада является (N+i)-м выходом блока оценки матрицы весов 3. Первый выход l-го блока вращения векторов 14 i-го каскада, являющийся l-м выходом каскада и одновременно ((i-1)(2(N+1)-i)/2+l+N)-м выходом блока оценки матрицы весов 3, подключен к ((i-1)(2(N+1)-i)/2+l)-му весовому входу блока векторно-матричного перемножения 2, при этом в каждом каскаде второй выход каждого блока вращения векторов 14, за исключением последнего, соединен с третьим выходом следующего блока вращения векторов 14 этого же каскада, при этом установочные входы первых блоков вращения векторов 14 всех каскадов объединены и образуют (N+3)-й вход блока оценки матрицы весов 3, являющийся входом начальной установки устройства 8.

Блок векторно-матричного перемножения 2 содержит N(N+1)/2 весовых сумматоров 12, причем (N-i+l) весовых сумматора 12 образуют i-й каскад, первые входы всех весовых сумматоров 12 которого объединены и образуют вход i-го каскада, являющийся одновременно i-м входом блока векторно-матричного перемножения 2. Весовой вход l-го весового сумматора 12 i-го каскада является ((i-1)(2(N+1)-i)/2+l-м весовым входом блока векторно-матричного перемножения 2. Выход первого весового сумматора 12 i-го каскада является i-м выходом блока векторно-матричного перемножения 2. Выход v-го весового сумматора 12 i-го каскада (v= 2,i) соединен, за исключением сумматора N-го каскада, со вторым входом (v-1)-го весового сумматора 12 (i+1)-го каскада. Вторые входы всех весовых сумматоров 12 первого каскада объединены и являются (N+1)-м входом блока векторно-матричного перемножения 2.

Блок оценки коэффициентов 13 содержит два блока вычисления квадрата модуля числа (17 и 18), сумматор 21, блок вычисления квадратного корня 22 и два блока деления (19 и 20). Выход первого блока вычисления квадрата модуля числа 17 соединен с первым входом сумматора 21, второй вход которого соединен с выходом второго блока вычисления квадрата модуля числа 18, вход которого соединен со входом делимого второго блока деления 20 и является вторым входом блока оценки коэффициентов 13. Вход первого блока вычисления квадрата модуля числа 17 и вход делимого первого блока деления 19 объединены и являются первым входом блока оценки коэффициентов 13. Входы делителя первого и второго блока деления (19 и 20) и выход блока вычисления квадратного корня 22 объединены и являются третьим выходом блока оценки коэффициентов 13. Выходы первого и второго блока деления (19 и 20) являются соответственно первым и вторым выходами блока оценки коэффициентов 13, а выход сумматора 21 соединен со входом блока вычисления квадратного корня 22.

Блок вращения векторов 14 содержит четыре перемножителя (23, 24, 25 и 26), два сумматора (27 и 28), блок комплексного сопряжения 29, инвертор знака 31, блок элементов ИЛИ 32 и блок задержки 30. Первый вход блока элементов ИЛИ 32 является установочным входом блока вращения векторов 14. Выход первого сумматора 27 соединен со вторым входом блока элементов ИЛИ 32, выход которого и вход блока задержки 30 объединены и являются первым выходом блока вращения векторов 14. Первый вход первого сумматора 27 соединен с выходом первого перемножителя 23, второй вход которого соединен с выходом блока задержки 30 и вторым входом третьего перемножителя 25. Вторые входы второго и четвертого перемножителей (24 и 26) объединены и образуют третий вход блока вращения векторов 14. Второй вход первого сумматора 27 соединен с выходом инвертора знака 31, вод которого соединен с выходом второго перемножителя 24, первый вход которого и вход блока комплексного сопряжения 29 объединены и являются вторым входом блока вращения векторов 14. Выход блока комплексного сопряжения 29 соединен с первым входом третьего перемножителя 25, выход которого соединен с первым входом второго сумматора 28, выход которого является вторым входом блока вращения векторов 14. Второй вход второго сумматора 28 соединен с выходом четвертого перемножителя 26, первый вход которого и первый вход первого перемножителя 23 объединены и являются первым входом блока вращения векторов 14.

Весовой сумматор 12 содержит сумматор 15 и перемножитель 16, выход которого является выходом весового сумматора 12, причем первый вход сумматора 15 соединен с выходом перемножителя 16, первый и второй входы которого являются соответственно первым и весовым входами весового сумматора 12, а второй вход сумматора 15 является вторым входом весового сумматора 12.

Устройство работает следующим образом. Поступающий на вход устройства сигнал задерживается каждым из последовательно соединенных блоков задержки 1 на один период. Для удобства последующего описания представим сигнал, поступающий со входа устройства и выходов блока задержки 1 на входы блока векторно-матричного перемножения 2 в виде вектора

где Y(k)1

отсчет сигнала на входе 6 устройства; Y(k)j+1 k-й отсчет сигнала на выходе j-го блока задержки 1.

Сигнал Y₁ умножается в первом блоке векторно-матричного перемножения 2 на нижнюю треугольную матрицу Z коэффициентов, поступающих с блока оценки матрицы весов 3. В момент включения устройства с блока оценки матрицы весов 3 поступает единичная матрица L_o=1, что обеспечивается подачей на вход начальной установки устройства 8 сигнала, соответствующего логической единице и на вход установки в нуль устройства сигнала, соответствующего логическому нулю, обеспечивающего обнуление всех блоков вращения векторов 14 и всех весовых сумматоров 12. Затем эти сигналы снимаются. Сигнал Z₁=L₀Y₁ с выходов блока векторно-матричного перемножения 2 поступает на соответствующие входы блока оценки матрицы весов 3.

С первого выхода первого блока векторно-матричного перемножения 2 сигнал поступает на второй вход первого блока оценки коэффициентов 13, на первый вход которого постоянно подается потенциал, соответствующий логической единице со входа единичной константы устройства 9. В блоке вычисления квадрата модуля числа 17 и 18 вычисляются квадраты модулей поступающих на его входы сигналов, а затем эти квадраты модулей суммируются в сумматоре 21. Из результата суммирования извлекается квадратный корень в блоке вычисления квадратного корня 22, и на полученную таким образом величину производится деление значений каждого из входных сигналов в блоках деления 19 и 20.

Таким образом, на первом и втором выходах первого блока оценки коэффициентов 13 формируются коэффициенты вращения
c₁ r₁/r₂ и s₁ z₁/r₂,
где r₁ 1;
С третьего выхода блока оценки коэффициентов 13 снимается коэффициент r₂, который поступает на первый вход блока оценки коэффициентов 13.

На первом и втором выходах v-го блока оценки коэффициентов 13 вычисляются коэффициенты вращения
c_v r_v/r_v+1 и s_v z_v/r_v+1,
где z_v сигнал на первом входе s-го блока оценки коэффициентов 13. С третьего выхода блока оценки коэффициентов 13 снимается коэффициент r_v+1. Поступающий на первый вход блока вращения векторов 14 сигнал перемножается в первом перемножителе с сигналом, поступающим с первого входа блока вращения векторов 14 и задержанным в блоке выдержки 30. Во втором перемножителе перемножаются сигналы, поступающие на второй и третий входы блока вращения векторов 14. Результаты первого из указанных перемножений и второго, знак которого изменяется на противоположный в инвертор знака 31, суммируются в первом сумматоре, сигнал с выхода которого через блок элементов ИЛИ 32 подается на первый вход блока вращения векторов. Во втором сумматоре суммируются результате перемножения в третьем перемножителе сигнала с выхода блока задержки 30 с сигналом, поступающим на второй вход блока вращения векторов 14, прошедшим через блок оценки комплексно сопряженных значений 29, осуществляющий инверсию знака мнимой части числа, и результат перемножения в четвертом перемножителе сигналов, поступающих на первый и третий входа блока вращения векторов 14. Результат этого суммирования подается на второй вход блока вращения векторов 14.

Таким образом, в первом блоке вращения векторов i-го каскада блока оценки матрицы весов 3 вычисляется коэффициент l(1)ii

нижней треугольной матрицы L₁. Для вычисления l(1)ii используются коэффициенты вращения c_i и s_i, поступающие на первый и второй входы блока вращения векторов 14, и задержанный в блоке задержки 30 на время умножения в первом блоке векторно-матричного перемножения 2 сигнала Y₁ на матрицу L₀ и вычисления коэффициентов вращения в первом блоке оценки коэффициентов 13, элемент l(o)ii матрицы L_o(l(o)ii= 1).

В t-м блоке вращения векторов 14 i-го каскада блока оценки матрицы весов 3 (t 2,3,N-i + 1) вычисляется коэффициент элемент l(1)(i+t-1)i

нижней треугольной матрицы L₁. Для вычисления l(1)(i+t-1)i используются коэффициенты вращения c_t и s_t, поступающие на первый и второй входы блока вращения векторов 14 с первого и второго выходом i-го блока оценки коэффициентов 13, и коэффициент r_t, поступающий на третий вход блока вращения векторов 14 со второго входа предыдущего блока вращения векторов 14 этого же каскада.

На (k + 1)-м шаге в первом блоке векторно-матричного перемножения 2 сигнал Y_k+1 умножается на матрицу L_k, в результате чего на выходах первого блока векторно-матричного перемножения 2 формируется сигнал Z_k+1
Z_k+1 L_kY_k+1, (1)
поступающий на входы блока векторно-матиричного перемножения 2. Из описания работы блока векторно-матричного перемножения 2 следует, что в t-м блоке вращения вектора 14 i-го каскада блока векторно-матричного перемножения 2 оценивается элемент l(k+1)(i+t-1)i

матрицы L_k+1 путем выполнения унитарного вращения

p_i коэффициент, поступающий на третий вход t-го блока вращения векторов 14 i-го каскада с предыдущего блока вращения векторов 14 этого же каскада. На третий вход первого блока вращения векторов 14 i-го каскада постоянно подается сигнал, соответствующий логической единице.

В целом вычисления, выполняемые в блоке оценки матрицы весов 3, как следует из описания работы устройства, представляются в виде выражения

где матрица G_i отличается от единичной наличием ненулевых элементов g_(N+1)i S*i

и g_i(N+1) -S_i и неединичных диагональных элементов g_ii g_{(N+1) (N+1)} c_i:

P_k+1= (p(k+1)1,p(k+1)2...,p(k+1)N);p(k+1)i сигнал на третьем выходе последнего блока вращения векторов 14 i-го каскада.

Произведение матрицы в правой части выражения (2) на комплексно-сопряженную ей и транспортированную равно

Это же выражение с учетом (2) представляется в следующем виде

Из равенства матриц в правых частях выражений (3) и (4) следует и равенство их блоков:

Из приведенных равенств следует, что

Обозначим Φ-1k

= L*тkL_k Тогда соотношение (6) будет иметь вид

Выражение (7) описывает реккурентное регуляризованное оценивание матрицы Φ обратной корреляционной матрице помехи F [2, с.5;9, с.1918]
Таким образом, в блоке оценки матрицы весов 3 заявляемого устройства оценивается треугольная матрица коэффициентов, являющаяся сомножителем (квадратным корнем) регуляризованной оценки матрицы, обратной корреляционной матрице помех. Помимо этого, как следует из выражений (5), в блоке оценки матрицы весов 3 вычисляется вектор P_k+1, являющийся с точностью до скалярного множителя 1/h_k+1 произведением оцененной эрмитово сопряженной треугольной матрицей коэффициентов L*тk на поступивший с выходов блока векторно-матричного перемножения 2 вектор Z_k+1. В свою очередь вектор Z_k+1, как следует из (1), является результатом умножения в блоке векторно-матричного перемножения 2 вектора входного сигнала Y_k+1 на треугольную матрицу коэффициентов L_k.

Выходной сигнал P_k+1, получаемый на первых выходах блока оценки матрицы весов 3, определяется, таким образом, следующим выражением:

где c 1/h_k+1.

Выходной сигнал P_k+1 блока оценки матрицы весов 3 и сигнал, комплексно-сопряженный ожидаемому сигналу X, подаваемому на вторые входы перемножения 4, поэлементно перемножаются в перемножителях 4, а результаты этих перемножений суммируются в блоке группового суммирования 5, выходной сигнал которого описывается выражением
u = cX^*тΦ^-1Y.
Нормировка c 1/h_k+1 не влияет на отношение сигнал/шум на выходе устройства, а в целях поддержания постоянной вероятности ложных тревог эту нормировку целесообразно учитывать при определении порога обнаружения.

Таким образом, сигнал на выходе устройства 11 является результатом оптимальной обработки входного сигнала Y на фоне коррелированных помех, заключающейся в компенсации пассивных помех, нормировании и накоплении полезного сигнала. Следует также отметить, что базовой операцией, выполняемой в заявляемом устройстве является унитарное плоское вращение, отличающееся минимальной чувствительностью к ошибкам округления.

Предлагаемое техническое решение направлено на повышение быстродействия. Поэтому сопоставительный анализ с базовым объектом проведем по увеличению быстродействия.

По своему быстродействию прототип не уступает никаким из известных устройств, обладающих такой же малой чувствительностью к ошибкам округления.

В качестве базового объекта выберем прототип как наиболее быстродействующий из известных устройств, не уступающий по реальной эффективности адаптивной обработки сигналов прототипу.

Оценивать быстродействие будем по числу итераций (количеству обработанных отсчетов входного сигнала), необходимых для достижения выходного отношения сигнал/шум, отличающегося не более чем на 3 дБ, от максимально возможного.

В прототипе применяются корреляционные обратные связи. А быстродействие устройств, использующих корреляционные обратные связи, не может превышать быстродейстия устройств с непосредственным обращением корреляционной матрицы помех, для которых количество итераций, необходимых для достижения отношения сигнал/шум, отличающегося от максимально возможного не более чем на 3 дБ, составляет Q 2K-1, где K число источников помех (сигналов пассивных помех, имеющих различное доплеровское смещение частоты). В устройствах защиты от пассивных помех, основанных на непосредственном обращении корреляционной матрицы помехи, к числу которых относится базовый элемент, быстродействие определяется величиной Q 2M, где M число каналов процессора. Поэтому выигрыш в быстродействии составляет не менее
W Q_Б/Q_З 2M/(2K-1).

Подавление помех эффективно при K ≅ M-1. Поэтому выигрыш оценивается для ситуаций, когда число источников помех не превышает M-1. Например, при M=10 значения выигрыша в быстродействии заявляемого устройства приведены в таблице.

Таким образом, при числе источников пассивных помех от 9 до 1 выигрыш в быстродействии, определяемый как отношение числа итераций, необходимых для достижения в базовом устройстве отношения сигнал/шум, отличающегося от максимально возможного не более чем на 3 дБ, к аналогичной величине для заявляемого устройства составляет от 1,2 до 20 раз.

Изобретение относится к радиолокации и может быть использовано в системах обнаружения сигналов на фоне пассивных помех. Цель изобретения - повышение быстродействия. Цель достигается за счет введения в устройство блока оценки матрицы весов и блока векторно-матричного перемножения, в которых осуществляется соответственно вычисление регуляризованной оценки треугольного сомножителя L матрицы, обратной корреляционной, и умножение на эту матрицу и на эрмитовосопряженную с ней входного сигнала. Вычисление регуляризованной оценки матрицы L обеспечивает высокую скорость сходимости, а использование для этого унитарных операций вращения - высокую устойчивость к ограниченной разрядности вычислений. Устройство содержит (N-1) блоков задержки, блок оценки матрицы весов, блок векторно-матричного перемножения, N перемножителей и блок группового суммирования. 4 з.п. ф-лы, 1 табл., 4 ил.

1. Цифровой компенсатор пассивных помех, содержащий N 1 последовательно соединенных блоков задержки, вход первого из которых является входом цифрового компенсатора, блок группового суммирования и N перемножителей, причем выход i-го перемножителя (i 1,N) соединен с i-м входом блока группового суммирования, выход которого является выходом цифрового компенсатора, отличающийся тем, что в него дополнительно введены блок векторно-матричного перемножения и блок оценки матрицы весов, причем первый и (j + 1)-й входы блока векторно-матричного перемножения (j 1,2,N -1) соединены соответственно с входом первого блока задержки и выходом j-го блока задержки, (N + 1)-е входы блока векторно-матричного перемножения и блока оценки матрицы весов объединены и образуют вход установки в нуль устройства, кроме того, блок оценки матрицы весов выполнен в виде N блоков оценки коэффициентов и N(N + 1)/2 блоков вращения векторов, причем N i + 1 блоков вращения векторов образуют i-й каскад, (2(l 1) + m)-м входом которого (l 1,N i + 1) является m-й вход (m 1,2) l-го блока вращения векторов, m-й выход i-го блока оценки коэффициентов соединен с m-м входом (i r + 1)-го блока вращения векторов r-го каскада (r 1,i), второй вход i-го блока оценки коэффициентов является i-м входом блока оценки матрицы весов и соединен с i-м выходом блока векторно-матричного перемножения, третий выход j-го блока оценки коэффициентов подключен к первому входу (j + 1)-го блока оценки коэффициентов, первый вход первого блока оценки коэффициентов является (N + 2)-м входом блока оценки матрицы весов и одновременно входом единичной константы компенсатора, третьи входы первых блоков вращения векторов всех каскадов объединены и образуют (N + 1)-й вход блока оценки матрицы весов, первый выход последнего блока вращения векторов i-го каскада является (N + 1)-м выходом блока оценки матрицы весов, первый выход l-го блока вращения векторов i-го каскада является l-ым выходом каскада и одновременно (i 1)(2(N + 1)-i)/2 + l + N)-м выходом блока оценки матрицы весов и подключен к (i 1)(2(N + 1) i)/2 + l)-му весовому входу блока векторно-матричного перемножения, при этом в каждом каскаде второй выход каждого блока вращения векторов, кроме последнего, соединен с третьим выходом следующего блока вращения векторов этого же каскада, при этом установочные входы первых блоков вращения векторов всех каскадов объединены и образуют (N + 3)-й вход блока оценки матрицы весов и является входом начальной установки компенсатора, i-й выход блока оценки матрицы весов подключен к первому входу i-го перемножителя, второй вход которого является i-м входом опорного сигнала компенсатора. 2. Компенсатор по п.1, отличающийся тем, что блок векторно-матричного перемножения содержит N(N + 1)/2 весовых сумматоров, причем N i + 1 весовых сумматоров образуют i-й каскад, первые входы всех весовых сумматоров которого объединены и образуют вход i-го каскада, являющийся одновременно i-м входом блока векторно-матричного перемножения, весовой вход l-го весового сумматора i-го каскада является (i 1)(2(N + 1) i)/2 + l)-м весовым входом блока векторно-матричного перемножения, выход первого весового сумматора i-го каскада является i-м выходом блока векторно-матричного перемножения, выход ν-го весового сумматора i-го каскада (ν = 2,...,i) соединен, за исключением сумматора N-го каскада, с вторым входом (ν-1)-го весового сумматора (i + 1)-го каскада, вторые входы всех весовых сумматоров первого каскада объединены и являются (N + 1)-м входом блока векторно-матричного перемножения. 3. Компенсатор по п.1, отличающийся тем, что блок оценки коэффициентов содержит два блока вычисления квадрата модуля числа, сумматор, блок вычисления квадратного корня и два блока деления, причем выход первого блока вычисления квадрата модуля числа соединен с первым входом сумматора, второй вход которого соединен с выходом второго блока вычисления квадрата модуля числа, вход которого соединен с входом делимого второго блока деления числа, вход которого соединен с входом делимого второго блока деления и является вторым входом блока оценки коэффициентов, вход первого блока вычисления квадрата модуля числа и вход делимого первого блока деления объединены и являются первым входом блока оценки коэффициентов, входы делителя первого и второго блока деления и выход блока вычисления квадратного корня объединены и являются третьим выходом блока оценки коэффициентов, выходы первого и второго блоков деления являются соответственно первым и вторым выходами блока оценки коэффициентов, а выход сумматора соединен с входом блока вычисления квадратного корня. 4. Компенсатор по п. 1, отличающийся тем, что блок вращения векторов содержит четыре перемножителя, два сумматора, блок комплексного сопряжения, инвертор знака, блок элементов ИЛИ и блок задержки, причем первый вход блока элементов ИЛИ является установочным входом блока вращения векторов, выход первого сумматора соединен с вторым входом блока элементов ИЛИ, выход которого и вход блока задержки объединены и являются первым выходом блока вращения векторов, первый вход первого сумматора соединен с выходом первого перемножителя, второй вход которого соединен с выходом блока задержки и вторым входом третьего перемножителя, вторые входы второго и четвертого перемножителей объединены и образуют третий вход блока вращения векторов, второй вход первого сумматора соединен с выходом инвертора знака, вход которого соединен с выходом второго перемножителя, первый вход которого и вход блока комплексного сопряжения объединены и являются вторым входом блока вращения векторов, выход блока комплексного сопряжения соединен с первым входом третьего перемножителя, выход которого соединен с первым входом второго сумматора, выход которого является вторым выходом блока вращения векторов, второй вход второго сумматора соединен с выходом четвертого перемножителя, первый вход которого и первый вход первого перемножителя объединены и являются первым входом блока вращения векторов. 5. Компенсатор по п.1, отличающийся тем, что весовой сумматор содержит перемножитель и сумматор, выход которого является выходом весового сумматора, причем первый вход сумматора соединен с выходом перемножителя, первый и второй входы которого являются соответственно первым и весовым входами весового сумматора, а второй вход сумматора является вторым входом весового сумматора.