УСТРОЙСТВО СОПРЯЖЕНИЯ ЭВМ С ОБШИМ КАНАЛОМ СВЯЗИ Российский патент 1998 года по МПК G06F13/14 G06F13/37 

Изобретение относится к электросвязи и может быть использовано в автоматизированных системах управления технологическими процессами, в телемеханике и локальных вычислительных сетях.

Известно устройство сопряжения ЭВМ с общим каналом связи, обеспечивающее передачу приоритетного сообщения (кадра данных) посредством подавления менее приоритетного сообщения более приоритетным [1].

Известно также устройство сопряжения ЭВМ с общим каналом связи, осуществляющее передачу приоритетного сообщения на основе чередующихся временных интервалов [2].

Кроме того, известно устройство сопряжения ЭВМ и общим каналом связи, которое обеспечивает передачу приоритетных сообщений на основании принадлежности к заранее определенному типу информации [3].

Недостатками известных устройств является то, что в одном устройстве [1] возникают конфликтные ситуации при одновременном появлении приоритетных сообщений у двух и более передатчиков, в другом [2] - неэффективно используется пропускная способность общего канала связи, в третьем [3] - не учитывается реальная загрузка моноканала, а также требуется применение дополнительной шины, что усложняет техническую реализацию устройства.

Наиболее близким по технической сущности к предлагаемому устройству является выбранное в качестве прототипа устройство "контроллер WD-2840" [5], содержащее ЭВМ потребителя, информационные и командные выходы и входы которой через блоки системного интерфейса соединены соответственно с абонентскими входами и выходами адаптера связи, канальные выходы и входы которого соединены с информационными входами и выходами передающего и приемного накопителей, а управляющие входы и выходы соединены с соответствующими выходами и входами регистра команд и состояний и блока доступа, и с выходом блока синхронизации, канальный выход передающего накопителя соединен с информационным входом кодирующего блока, выход которого соединен с информационным входом передатчика, выход которого подключен к моноканалу, информационный вход приемного накопителя соединен с выходом декодирующего блока, вход декодирующего блока соединен с выходом приемника, вход которого подключен к моноканалу, выход приемника соединен с входом блока синхронизации и входом блока обнаружения маркера, выход которого соединен с управляющими входами кодирующего и декодирующего блоков и блока доступа, выход которого соединен с управляющими входами адаптера связи, регистра команд и состояний, кодирующего, и декодирующего блоков, выход генератора тактовых импульсов соединен с входами блока синхронизации и блока опорных частот, выход блока синхронизации соединен с управляющими входами блоков системного интерфейса и блока опорных частот, выходы тактовых частот которого соединены с управляющими входами приемного и передающего накопителей, кодирующего и декодирующего блоков.

Устройство обеспечивает передачу сообщений по общему каналу связи при получении соответствующих полномочий - специального кадра-маркера. При приеме кадра-маркера из него, в блоке доступа, выделяется поле "управление доступом" на основании чего разрешается передача сообщения в моноканал. После завершения передачи кадра данных и получения квитирующего сообщения генерируется новый кадр-маркер, который передается в моноканал. В случае отсутствия сообщения для передачи кадр-маркер ретранслируется к следующему устройству по моноканалу.

Алгоритм работы устройства прототипа аналогичен изображенному на фиг. 2 за исключением процедур NN 7, 8, 10, 11, 12, 13, 16, 18, 20, 21, 24.

Недостатками известного устройства, в зависимости от реализованных в нем алгоритмов работы, являются: при передаче приоритетных сообщений по моноканалу в порядке общей очередности - задержка и увеличение времени передачи приоритетной информации; при реализации алгоритма подавления менее приоритетных сообщений - вероятность возникновения конфликтных ситуаций.

Для устранения отмеченных недостатков устройство сопряжения ЭВМ с общим каналом связи, содержащее ЭВМ потребителя, информационные и командные выходы и входы которой через блоки системного интерфейса соединены соответственно с абонентскими входами и выходами адаптера связи, канальные выходы и входа которого соединены с информационными входами и выходами передающего и приемного накопителей, а управляющие входы и выходы соединены с соответствующими выходами и входами регистра команд и состояний, блока доступа и с выходом блока синхронизации, канальный выход передающего накопителя соединен с информационным входом кодирующего блока, выход которого соединен с информационным входом передатчика, выход которого подключен к моноканалу, информационный вход приемного накопителя соединен с выходом декодирующего блока, вход декодирующего блока соединен с выходом приемника, вход которого подключен к моноканалу, выход приемника соединен с входом блока синхронизации и входом блока обнаружения маркера, выход которого соединен с управляющими входами кодирующего и декодирующего блоков и блока доступа, выход которого соединен с управляющими входами адаптера связи, регистра команд и состояний, кодирующего и декодирующего блоков, выход генератора тактовых импульсов соединен с входами блока синхронизации и блока опорных частот, выход блока синхронизации соединен с управляющими входами блоков системного интерфейса и блока опорных частот, выходы тактовых частот которого соединены с управляющими входами приемного и передающего накопителей, кодирующего и декодирующего блоков, снабжено дополнительно дешифратором комбинации синхронизации, счетчиком длины заголовка, дешифратором типа маркера, триггером, схемой "И", регистром сдвига с длиной равной длине заголовка, дешифратором адреса, схемой сравнения приоритета, причем вход дешифратора комбинации синхронизации соединен с выходом приемника, а его выход с установочными входами счетчика длины заголовка и триггера, тактовый вход счетчика длины заголовка соединен с выходом блока опорных частот, выход счетчика длины заголовка соединен с сбрасывающим входом триггера, разрешающими входами дешифратора типа маркера, дешифратора адреса и схемы сравнения приоритета, выход триггера соединен с разрешающим входом схемы "И", информационный вход которой подключен к выходу декодирующего блока, выход схемы "И" соединен с информационным входом регистра сдвига, тактовый вход которого соединен с выходом блока опорных частот, первый информационный выход регистра сдвига соединен с информационным входом дешифратора типа маркера, выход которого соединен с управляющим входом регистра команд и состоящий, второй информационный выход регистра сдвига соединен с информационным входом дешифратора адреса, выход которого соединен с управляющим входом регистра команд и состояний, третий информационный выход регистра сдвига соединен с первым информационным входом схемы сравнения приоритета, второй информационный вход которой соединен с выходами блоков системного интерфейса, выходы схемы сравнения приоритета соединены с управляющими входами регистра команд и состояний.

Сопоставительный анализ с прототипом показывает, что предлагаемое устройство отличается наличием новых блоков: дешифратора комбинации синхронизации, счетчика длины заголовка, триггера, схемы "И", регистра сдвига с длиной равной длине заголовка, дешифратора типа маркера, дешифратора адреса, схемы сравнения приоритета и их связями с остальными элементами схемы. Таким образом, предлагаемое устройство соответствует критерию изобретения "новизна". Сравнение предлагаемого решения с другими техническими решениями показывает, что вводимые в состав прототипа новые блоки известны [4].

Однако при их введении в указанной связи с остальными элементами системы в предлагаемое устройство для сопряжения ЭВМ с общим каналом связи вышеуказанные блоки проявляют новые свойства, приводящие к сокращению времени передачи приоритетных сообщений, автоматическому регулированию уровня приоритета обслуживания в моноканале в соответствии с характером нагрузки, и исключению возникновения конфликтных ситуаций при одновременном возникновении приоритетных сообщений у двух и более передатчиков. Это позволяет сделать выводы о соответствии технического решения критерию "существенные отличия".

На фиг .1 представлена блок-схема устройства сопряжения ЭВМ с общим каналом связи; на фиг. 2 - алгоритм его работы при передаче приоритетных сообщений; на фиг. 3 - 5 - структуры соответственно тестового кадра-маркера, кадра данных (сообщения) и комбинации информации о канальной нагрузке.

Устройство сопряжения ЭВМ с общим каналом связи содержит ЭВМ 1 потребителя, которая своими информационными и командными выходами и входами с помощью блоков 2 системного интерфейса соединена соответственно с абонентскими входами и выходами адаптера 3 связи. Канальные выходы и входы адаптера 3 связи соединены с информационными входами и выходами передающего 5 и приемного 13 накопителей, а управляющие - с соответствующими выходами и входами регистра 4 команд и состояний, блока 9 доступа и выходом блока 14 синхронизации. Канальный выход передающего накопителя 5 соединен с информационным входом кодирующего блока 6, выход которого соединен с информационным входом передатчика 7, выход которого подключен к общему каналу связи (моноканалу). Информационный вход приемного накопителя 12 соединен с выходом декодирующего блока 11, вход которого соединен с выходом приемника 10, вход которого подключен к моноканалу. Выход приемника 10 соединен с входом блока 8 обнаружения маркера, входом блока 14 синхронизации и входом дешифратора 16 комбинации синхронизации. Выход блока 8 обнаружения маркера соединен с управляющими входами кодирующего 6 и декодирующего 11 блоков и блока 9 доступа. Выход блока 9 доступа соединен с управляющими входами адаптера 3 связи, регистра 4 команд и состояний, кодирующего 6 и декодирующего 11 блоков. Выход генератора 13 тактовых импульсов соединен с входами блока 14 синхронизации и блока 15 опорных частот, выход блока 14 синхронизации соединен с управляющими входами блоков 2 системного интерфейса и блока 15 опорных частот, выходы тактовых частот которого соединены с управляющими входами приемного 12 и передающего 5 накопителей, кодирующего 6 и декодирующего 11 блоков, счетчика 17 длины заголовка и регистра 20 сдвига. Выход дешифратора 16 комбинации синхронизации соединен с установочными входами счетчика 17 длины заголовка и триггера 18, выход счетчика 17 длины заголовка соединен с сбрасывающим входом триггера 18, разрешающими входами дешифратора 21 типа маркера, дешифратора 22 адреса и схемы 23 сравнения приоритета, выход триггера 18 соединен с разрешающим входом схемы 19 "И", информационный вход которой подключен к выходу декодирующего блока 11, а выход схемы 19 "И" соединен с информационным входом регистра 20 сдвига. Первый информационный выход регистра 20 сдвига, по которому выделяется поле признака маркера, соединен с информационным входом дешифратора 21 типа маркера, выход которого соединен с управляющим входом регистра 4 команд и состояний, второй информационный выход регистра 20 сдвига, по которому выделяется поле адреса получателя, соединен с информационным входом дешифратора 22 адреса, выход которого соединен с управляющим входом регистра 4 команд и состояний, третий информационный выход регистра 20 сдвига, по которому выделяется поле информации о канальной нагрузке, соединен с первым информационным входом схемы 23 сравнения приоритета, второй информационный вход которой соединен с выходами блоков 2 системного интерфейса, выходы схемы 23 сравнения приоритета соединены с управляющими входами регистра 4 команд и состояний.

Устройство работает следующим образом. Сформированная с помощью ЭВМ 1 потребителя кодограмма с помощью блоков 2 системного интерфейса транслируется в адаптер 3 связи. Адаптер 3 связи производит генерацию кадра данных, в соответствии со структурой, изображенной на фиг. 4, и по окончании генерации переводит блок 9 доступа в режим ожидания кадра-маркера.

При поступлении на вход приемника 10 информационного кадра (кадра данных или кадра-маркера) комбинация синхронизации выделяется дешифратором 16 комбинации синхронизации и сигнал с его выхода воздействует на установочные входы счетчика 17 длины заголовка и триггера 18, переводя счетчик 17 длины заголовка в режим подсчета длины заголовка и устанавливая триггер 18 в единичное состояние. Одновременно информационный кадр с выхода приемника 10 через декодирующий блок 11 записывается в приемный накопитель 12 при помощи тактовых импульсов, подаваемых с выхода блока 15 опорных частот на управляющие входы декодирующего блока 11 и приемного накопителя 12. Сигнал с выхода триггера 18 подается на разрешающий вход схемы 19 "И" и разрешает прохождение информации с выхода декодирующего блока 11, через схему 19 "И", на информационный вход регистра 20 сдвига. Информация о заголовке информационного кадра записывается в регистр 20 сдвига при помощи тактовых импульсов, подаваемых на его управляющий вход с выхода блока 15 опорных частот. Счетчик 17 длины заголовка производит подсчет количества тактовых импульсов, соответствующего длине заголовка, и выдает выходной сигнал, который переводит триггер 18 в нулевое состояние, что закрывает схему 19 "И" и тем самым запрещает прохождение информации на вход регистра 20 сдвига. Одновременно сигнал с выхода счетчика 17 длины заголовка подается на разрешающие входы дешифратора 21 типа маркера, дешифратора 22 адреса и схемы 23 сравнения приоритета и разрешает их работу. С первого информационного выхода регистра 20 сдвига, информация о признаке маркера поступает на информационный вход дешифратора 21 типа маркера, с выхода которого сигнал логической единицы (при приеме информационного кадра-маркера) или логического нуля (при приеме тестового кадра-маркера) поступает на управляющий вход регистра 4 команд и состояний. Со второго информационного выхода регистра 20 сдвига информация об адресе получателя поступает на информационный вход дешифратора 22 адреса, с выхода которого сигнал, в виде логической единицы, при совпадении адреса получателя с адресом данного контроллера, или логического нуля, при его не совпадении, поступает на управляющий вход регистра 4 команд и состояний. С третьего информационного выхода регистра 20 сдвига информация о канальной нагрузке, в соответствии со структурой, изображенной на фиг. 5, поступает на первый информационный вход схемы 23 сравнения приоритета, на второй информационный вход которой, с выходов блоков 2 системного интерфейса поступает сигнал о приоритете сообщения поступившего из ЭВМ 1 потребителя. С первого выхода схемы 23 сравнения приоритета сигнал логической единицы поступает на управляющий вход регистра 4 команд и состоянии, при совпадении приоритета сообщения поступившего из ЭВМ 1 потребителя и верхнего уровня приоритета в комбинации информации о канальной нагрузке, со второго выхода схемы 23 сравнения приоритета сигнал логической единицы поступает на управляющий вход регистра 4 команд и состояний при условии, что верхний уровень приоритета в комбинации информации о канальной нагрузке выше чем уровень приоритета сообщения, поступившего из ЭВМ 1 потребителя, с третьего выхода схемы 23 сравнения приоритета сигнал логической единицы поступает на управляющий вход регистра 4 команд и состояний при условии, что верхний уровень приоритета в комбинации информации о канальной нагрузке ниже чем уровень приоритета сообщения, поступившего из ЭВМ 1 потребителя.

При приеме тестового кадра-маркера сигнал логического нуля с выхода дешифратора 21 типа маркера поступает на управляющий вход регистра 4 команд и состояний, а с него в адаптер 3 связи. Поступление на управляющий вход регистра 4 команд и состояний сигнала логической единицы с выхода дешифратора 22 адреса означает, что данный контроллер является монитором моноканала. В этом случае адаптер 3 связи, при поступлении сигнала логической единицы с первого или второго выхода схемы 23 сравнения приоритета на управляющие входы регистра 4 команд и состояний, генерирует информационный кадр-маркер с приоритетом, равным верхнему приоритету, в комбинации информации о канальной нагрузке тестового кадра-маркера, производит его запись в передающий накопитель 5 и переводит блок 9 доступа в режим передачи. Передача информационного кадра-маркера осуществляется с помощью тактовых импульсов, подаваемых на управляющие входы передающего накопителя 5 и кодирующего блока 6 с выхода блока 15 опорных частот. При поступлении сигнала логической единицы с третьего выхода схемы 23 сравнения приоритета на управляющий вход регистра 4 команд и состояний адаптер 3 связи пересылает сообщение, поступившее из ЭВМ 1 потребителя в передающий накопитель 5, переводит блок 9 доступа в режим передачи и передает его в моноканал с помощью тактовых импульсов, подаваемых на управляющие входы передающего накопителя 5 и кодирующего блока 6 с выхода блока 15 опорных частот. В случае поступления сигнала логического нуля с выхода дешифратора 22 адреса на управляющий вход регистра 4 команд и состояний, что означает прием ретранслируемого тестового кадра-маркера, адаптер 3 связи считывает его из приемного накопителя 12, записывает в его поле информации о канальной нагрузке информацию о приоритете сообщения, поступившего из ЭВМ 1 потребителя, производит его запись в передающий накопитель 5 и переводит блок 9 доступа в режим передачи. Передача тестового кадра-маркера осуществляется аналогично передачи информационного кадра-маркера.

При приеме информационного кадра-маркера сигнал логической единицы с выхода дешифратора 21 типа маркера поступает на управляющий вход регистра 4 команд и состояний, а с него в адаптер 3 связи. Адаптер 3 связи производит запись в передающий накопитель 5 сообщения, поступившего из ЭВМ 1 потребителя, со структурой, изображенной на фиг. 4, и передачу его в моноканал в случае поступления на управляющий вход регистра 4 команд и состояний со второго выхода схемы 23 сравнения приоритета сигнала логической единицы, при совпадении приоритета сообщения, поступившего из ЭВМ 1 потребителя и верхнего уровня приоритета в комбинации информации о канальной нагрузке кадра-маркера. В случае поступления на управляющие входы регистра 4 команд и состояний сигналов с других выходов схемы 23 сравнения приоритета, адаптер 3 связи производит запись в передающий накопитель 5 ретранслируемый информационный кадр-маркер и передает его в моноканал, как описано выше.

При приеме кадра данных, его заголовок записывается в регистр 20 сдвига, а сам кадр данных записывается в приемный накопитель 12, как описано выше. При совпадении адреса получателя кадра данных с адресом данного контроллера сигналы логической единицы с выхода дешифратора 22 адреса поступают на управляющий вход регистра 4 команд и состояний и с него в адаптер 3 связи. Адаптер 3 связи на основе этого сигнала пересылает сообщение из приемного накопителя 12 через блоки 2 системного интерфейса в ЭВМ 1 потребителя. После этого адаптер 3 связи анализирует, при помощи схемы 23 сравнения приоритета, содержимое поля информации о канальной нагрузке принятого кадра данных и производит генерацию информационного кадра-маркера с приоритетом, равным верхнему уровню приоритета в комбинации информации о канальной нагрузке, и осуществляет передачу его в моноканал, как описано выше.

При отсутствии в адаптеры 3 связи сообщения из ЭВМ 1 потребителя, и поступлении сигнала логической единиц с первого выхода схемы 23 сравнения приоритета на управляющий вход регистра 4 команд и состояний, адаптер 3 связи производит генерацию тестового кадра-маркера, пересылает его в передающий накопитель 5 и переводит блок 9 доступа в режим передачи. Передача тестового кадра-маркера осуществляется с помощью тактовых импульсов, подаваемых на управляющие входы передающего накопителя 5 и кодирующего блока 6 с выхода блока 15 опорных частот. При поступлении ретранслируемого для данного контроллера кадра данных, что соответствует сигналу логического нуля с выхода дешифратора 22 адреса на управляющем входе регистра 4 команд и состояний, адаптер 3 связи записывает в его поле информации о канальной нагрузке информацию о приоритете имеющегося у данного контроллера сообщения, поступившего из ЭВМ 1 потребителя, и производит передачу кадра данных в моноканал, аналогично передаче информационного кадра-маркера.

Работа предлагаемого устройства сопряжения ЭВМ с общим каналом связи иллюстрируется алгоритмом, приведенным на фиг. 2, где 1 - начало; 2 - ожидание приема; 3 - прием кадра; 4 - анализ принятого кадра: принят кадр-маркер; 5 - анализ кадра данных: ретранслируется; 6 - проверка наличия сообщения для передачи; 7 - запись знака, об отсутствии сообщения для передачи; 8 - запись знака о наличии, сообщения соответствующего приоритета для передачи; 9 - проверка кадра данных: принят без ошибок; 10 - проверка наличия сообщений у других передатчиков; 11 - запись знака определяющего верхний уровень приоритетности имеющихся сообщений; 12 - генерация кадра-маркера требуемого типа; 13 - формирование тестового кадра-маркера; 14 - формирование команды для передачи КМ; 15 - анализ КМ: информационный; 16 - анализ тестового КМ: ретранслируется; 17 - проверка наличия сообщения для передачи; 18 - анализ уровня приоритета, сообщения: выше чем в тестовом КМ; 19 - проверка наличия сообщения для передачи; 20 - анализ уровня приоритета сообщения: соответствует тестовому КМ; 21 - запись в тестовый КМ уровня приоритета сообщения; 22 - запись типа КМ; 23 - проверка наличия сообщения для передачи; 24 - анализ уровня приоритета КМ: соответствует сообщению; 25 - занятие моноканала; 26 - формирование команды для передачи кадра данных; 27 - переключение устройства в режим передачи; 28 - передача КД; 29 - передача КМ, 30 - переключение устройства в режим приема кадра; 31 - освобождение моноканала; 32 - конец.

Предлагаемое устройство сопряжения ЭВМ с общим каналом связи полностью идентично устройству прототипу, описанному в [5], за исключением дополнительно вновь введенных в устройство блоков 16...23 и взаимосвязей с ними. Следует отметить, что устройство прототип реализовано на микропроцессорах и интегральных микросхемах, с программным управлением их функционированием, поэтому соединение блоков прототипа выполнено в основном с помощью общей магистрали (общей шины) в соответствии с принятыми в вычислительной технике принципами организации интерфейсов [6, с. 201-208].

Блоки 2 системного интерфейса являются стандартными машинными интерфейсами (ГОСТ 15971-74), техническое и программное обеспечение которых определяется типом ЭВМ 1 потребителя и параметрами элементной базы, используемой для создания предлагаемых устройств. Варианты реализации блоков 2 системного интерфейса приведены в [6, рис. 11.10 с. 198, рис. 11.11 с. 203, рис. 11.12 с. 204]. Адаптер 3 связи является буферным запоминающим и управляющим устройством развязки ЭВМ 1 потребителя от остальной части схемы. Варианты реализации адаптера 3 связи приведены в [6, с. 198 рис. 11. 9] и [4, с. 233 рис. 7.11] . Регистр 4 команд и состояний имеет реализацию регистра приема и передачи информации, приведенную в [6, с. 93 рис. 6.1 и рис. 6.2]. Передающий 5 и приемный 12 накопители рассчитаны на запоминание, передачу и прием одного кадра данных (сообщения), и выполняются по схеме оперативного запоминающего устройства на магнитных [6, с. 147 рис. 9.3 и рис. 9.4] или полупроводниковых [6, с. 150 рис.9.6, с. 151 рис.9.7] элементах. Реализация кодирующего 6 и декодирующего 11 блоков зависит от требований к достоверности информации и качества общего канала связи. Так при использовании в моноканале манчестерского кода указанные блоки могут быть реализованы с помощью микросхемы DQ-8023 или на отдельных элементах в соответствии с [4, с. 156 рис. 5.17, с. 153 рис. 5.19, с. 161 рис. 5.20]. Более сложные кодирующие и декодирующие блоки, обеспечивающие обнаружение и исправление ошибок описаны в [4]. Описание передатчика 7 и приемника 10 приведено в [4, с. 139 рис. 5.5, с. 142 рис. 5.8]. Блок 8 обнаружения маркера, приведенный в [5, с. 84 рис. 2.25], представляет собой блок дешифраторов с одним информационным входом и количеством выходов, определяемых числом дешифрируемых типов маркеров. Блок 9 доступа имеет реализацию в соответствии со способом организации управления доступом (децентрализованный, детерминированный). Варианты реализации блока 9 доступа приведены в [4, с. 177 рис. 6.6, с. 179 рис. 6.7, с. 216 рис. 7.4]. Варианты реализации генератора 13 тактовых импульсов, блока 14 синхронизации и блока 15 опорных частот приведены в [5, с. 84 рис. 2.35] и в [4, с. 209 рис. 7.2]. Дешифратор 16 комбинации синхронизации, дешифратор 21 типа маркера и дешифратор 22 адреса представляют собой дешифраторы аналогичные блоку 8 обнаружения маркера [5], только настроенные на дешифрирование конкретного вида сигнала. Схему 23 сравнения приоритета можно реализовать при помощи микросхемы К564ИП2, представляющую собой схему сравнения двух четырехбитовых сигналов и выдающую на выходе сигналы "А равно В", "А меньше Б", "А больше В" и позволяющую наращивать разрядность сравниваемых сигналов, описание данной схемы приведено в [8]. Регистр 20 сдвига с длиной равной длине заголовка представляет собой регистр хранения, имеющий информационный и управляющий входы и информационные выходы, количество которых определяется объемом выделяемой информации и может быть реализован на микросхеме К564ИР2, как показано в [8]. Триггер 18 может быть реализован на микросхемах К564ТМ2, К564ТР2 и им подобных, как описано в [8]. В этой же литературе дано описание схемы 19 "И", реализовать которую можно с применением микросхемы К564ЛИ2. Там же показана реализация счетчика 17 длины заголовка на микросхемах К564ИЕ8 и К564ИЕ9.

Технический результат.

Применение данного устройства сопряжения ЭВМ с общим каналом связи по сравнению с аналогичным устройством (прототипом) обеспечивает сокращение времени передачи приоритетных сообщений, автоматическое регулирование уровня приоритета обслуживания в моноканале в соответствии с характером нагрузки и исключение возникновения конфликтных ситуаций при одновременном возникновении приоритетных сообщений у двух и более передатчиков.

Источники информации:
1. Авторские свидетельства СССР NN 967235А, кл. G 08 C 19/28, 1982, 1282124, кл. G 06 F 15/00, 1987.

2. Колесниченко B.C. Методы организации бесконфликтного множественного доступа в локальных сетях на базе широковещательной шины. - М.: Зарубежная радиоэлектроника, 1982, N 12.

3. Патент США N 4 454 508, МКИ H 04 J 3/00.

4. Овчинников В.В., Рыбкин И.И. Техническая база интерфейсов локальных вычислительных сетей. - М.: Радио и связь, 1990.

5. Бойченко Е.В. Методы схемотехнического проектирования распределенных информационно-вычислительных микропроцессорных систем. - М.: Энергоатомиздат, 1988.

6. Стригин В.В., Шараев Л.С. Основы вычислительной микропроцессорной техники и программирования. - М.: Высшая школа, 1989.

7. Щербо В. К. , Кириченко В.М. Стандарты по локальным вычислительным сетям. - М.: Радио и связь, 1990.

8. Справочник по интегральным микросхемам. - М.: Энергоатомиздат, 1986.

Изобретение относится к электросвязи и может быть использовано в автоматизированных системах управления технологическими процессам, телемеханике и локальных вычислительных сетях. Цель изобретения - сокращение времени передачи приоритетных сообщений, автоматическое регулирование уровня приоритета обслуживания в моноканале в соответствии с характером нагрузки. Поставленная цель достигается тем, что устройство содержит приемник, передатчик, кодирующий и декодирующий блоки, приемный и передающий накопители, генератор тактовых импульсов, блок обнаружения маркера, блок доступа, блок синхронизации, блок опорных частот, блоки системного интерфейса, адаптер связи, регистр команд и состояний ЭВМ потребителя, дешифратор комбинации синхронизации, счетчик длины заголовка, дешифратор типа маркера, триггер, схема "И", регистр сдвига с длиной равной длине заголовка, дешифратор адреса, схема сравнения приоритета. 5 ил.

Устройство сопряжения ЭВМ с общим каналом связи, содержащее ЭВМ потребителя, информационные и командные выходы и входы которой через блоки системного интерфейса соединены с абонентскими входами и выходами адаптера связи соответственно, канальные выходы и входы которого соединены соответственно с информационными входами передающего и информационными выходами приемного накопителей, управляющие входы и выходы адаптера связи соединены соответственно с выходами и входами регистра команд и состояний, выход блока синхронизации соединен с входом адаптера связи, канальный выход передающего накопителя соединен с информационным входом кодирующего блока, выход которого соединен с информационным входом передатчика, выход которого подключен к моноканалу, информационный вход приемного накопителя соединен с выходом декодирующего блока, вход декодирующего блока соединен с выходом приемника, вход которого подключен к моноканалу, выход приемника с входом блока синхронизации и входом блока обнаружения маркера, выход которого соединен с управляющими входами кодирующего и декодирующего блоков и блока доступа, выход которого соединен с управляющими входами адаптера связи, регистра команд и состояний, кодирующего и декодирующего блоков, отличающееся тем, что в него включены генератор тактовых импульсов, блок опорных частот, дешифратор комбинаций синхронизации, счетчик длины заголовка, дешифратор типа маркера, триггер, схема И, регистр сдвига с длиной, равной длине заголовка, дешифратор адреса, схема сравнения приоритета, причем выход генератора тактовых импульсов соединен с входами блока синхронизации и блока опорных частот, выход блока синхронизации соединен с управляющими входами блоков системного интерфейса и блока опорных частот, выходы тактовых частот которого соединены с управляющими входами приемного и передающего накопителей, кодирующего и декодирующего блоков, вход дешифратора комбинации синхронизации соединен с выходом приемника, а его выход с установочными входами счетчика длины заголовка и триггера, управляющий вход счетчика длины заголовка соединен с выходом блока опорных частот, выход счетчика длины заголовка соединен с сбрасывающим входом триггера, разрешающими входами дешифратора типа маркера, дешифратора адреса и схемы сравнения приоритета, выход триггера соединен с разрешающим входом схемы И, информационный вход которой подключен к выходу декодирующего блока, выход схемы И соединен с информационным входом регистра сдвига, управляющий вход которого соединен с выходом блока опорных частот, первый информационный выход регистра сдвига соединен с информационным входом дешифратора типа маркера, выход которого соединен с управляющим входом регистра команд и состояний, второй информационный выход регистра сдвига соединен с информационным входом дешифратора адреса, выход которого соединен с управляющим входом регистра команд и состояний, третий информационный выход регистра сдвига соединен с первым информационным входом схемы сравнения приоритета, второй информационный вход которой соединен с выходами блоков системного интерфейса, выходы схемы сравнения приоритета соединены с управляющими входами регистра команд и состояний.