Станция локальной вычислительной сети Советский патент 1993 года по МПК G06F13/00 

Изобретение относится к цифровой вычислительной технике и может быть использовано в распределительных вычислительных системах и сетях ЭВМ, в частности в локальных сетях для организации взаимодействия между компонентами сетей и систем.

Целью изобретения является повышение быстродействия.

На фиг.1 представлена структурная схема станции; на фиг.2 - структурная схема блока управления; на фиг.З - пример выполнения функциональной схемы селектора адреса; на фиг.4 - пример выполнения функциональной схемы преобразователя разрядности; на фиг.5- пример выполнения функциональной схемы первого контроллера прямого доступа; на фиг.6 - пример выполнения второго контроллера прямого доступа; на фиг.7 - пример выполнения контроллера моноканала; на фиг.8 - пример выполнения преобразователя манчестерского кода; на фиг.9 - пример выполнения

функциональной схемы арбитра внутренней шины блока управления; на фиг.10- пример выполнения функциональной схемы формирователя управляющих сигналов блока управления; на фиг. 11 - пример выполнения функциональной схемы формирователя запросов.

Устройство (фиг. 1) содержит первый 1 и второй 2 шинные преобразователи, дешифратор 3, блок 4 управления, блок постоянной памяти 5, преобразователь разрядности б, блок управления моноканалом 7. первый 8 и второй 9 блоки управления прямым доступом в память, блок 10 оперативной памяти, преобразователь манчестерского кода 11, формирователь контрольных разрядов 12.

Шина данных ЭВМ через первый шинный преобразователь подключена к блоку 4 управления,блоку 5, преобразователю разрядности 6.

Между шиной адреса ЭВМ и внутренней шиной адреса включен второй шинный

w

Ё

00

О

ел VI

4

преобразователь 2. Шина адреса ЭВМ подключена ко входам дешифратора 3, адресным входам блока 5, а младший разряд адресной шины подключен также ко второй группе входов блока 4 управления, которая включает в себя, кроме того, следующие сигналы:

IOW - запись в порт;

IOR - чтение порта;

PACK - предоставление ПДП;

Т/С - конец передачи ПДП;

AEN - разрешение передачи ПДП;

CLK - тактовая частота процессора;

PESET-сброс; и, возможно,

OSC - опорная частота внутреннего генератора процессора, в случае, если этот сигнал используется для синхронизации работы первого 8 и второго 9 блоков управления прямого доступа в память. (Этот сигнал может быть взят с выхода преобразователя манчестерского кода 11. Выбор того или иного сигнала определяется быстродействием блока ТО, 8 и 9 блоков.

Первая группа выходов блока 4 управления подключена к управляющим входам процессора и включает в себя следующие сигналы;

I/O CH RDY - удлинение цикла ввода- вывода процессора;

DRQ -запрос прямого доступа;

IRQ - запрос прерывания;

I/O CH CK - ошибка ввода-вывода (при необходимости),

Вторая группа входов и вторая группа выходов преобразователя манчестерского кода 11, подключенные к выходу станции, включают следующие сигналы;

DRPI 1

- данные (к/от моноканала);

DRCI

ERI

ERI

столкновение;

DTFO 1, /

птсп t данные (к/от контроллера

моноканала);

DE01

блокировка.

Первая группа входов и выходов блока 7 подключены, соответственно, к первой группе входов и выходов преобразователя манчестерского кода II и включает в себя следующие сигналы; Контроллер Преобразователь моноканала манчестерского

кода

MOITF - режим передачи; DTP DTFI - передаваемые

данные; DEDE - блокировка блока

доступа; FLCOL ERO -столкновение;

FLCH FL - признак несовпадения контрольных сумм;

SYNRC RC+SYN - синхронизация приема;

DRCDRCO - принимаемые

данные;

SYNTE SYN - тактовая частота. Вторая группа выходов блока 7 подклю- 0 чена к первой группе входов блока 8 и включает следующие сигналы (одноименные для входов и выходов);

ENDWR - признак конца записи; ERWR - признак ошибки записи; 5 PQWR - сигнал запроса записи; PQRD - сигнал запроса чтения; ERRD - признак ошибки чтения; ENDRD - признак конца чтения, Вторая группа входов блока 7 подклю- 0 чена ко второй группе выходов блока 8 и включает следующие сигналы (одноименные для входов и выходов):

ER - признак нечетности КПД1; CWR - строб записи;

5EPWR - признак конца страницы записи; RAWR - признак готовности прямого доступа к записи;

EPRD - конец страницы; CRD - строб чтения;

0RARD - признак готовности прямого доступа к чтению.

Управляющий вход дешифратора 3 подключен к выходу разрешения адреса прямого доступа процессора, первый выход- ко 5 входу выборки блока 7, вторая группа выходов - к первой группе входов блока управления 4, третья группа входов блока управления 4 подключена к выходам запросов на прерывания контроллера монокана- 0 ла 7 и включает в себя сигналы:

INRRC - запрос прерывания от приемника контроллера моноканала 7;

INRTF - запрос прерывания от передатчика контроллера моноканала 7; 5 Четвертая группа входов блока управления 4 подключена к первой группе выходов блока 8 и включает в себя следующие сигналы:

CWR - строб записи; 0CRD - строб чтения;

RQB г запрос внутренней шины; Пятая группа входов блока 4 управления подключена к группе выходов блока 9 и включает в себя следующие сигналы: 5RARD - выход признака готовности прямого доступа;

RAWR - выход признака наличия страницы;

CWR - строб записи; CRD - строб чтения;

Второй выход блока управления 4 подключен ко входу выборки блока 5, третий и четвертый выходы - ко входам выборки и направления передачи, соответственно, шинного преобразователя 1, пятый и шеетой выходы - ко входам записи (CWRO) и чтения (CRDO) портов блока 7, 8 и 9 блоков, седьмой выход - к управляющему входу шинного преобразователя 2, восьмая группа выходов - к группе управляющих входов преобразователя разрядности 6, девятый и десятый выходы - ко входам запросов записи (RQWR) и чтения (RQRD) блока 9, одиннадцатый выход - ко входам занятости (BUSY), 8 и 9 блоков, двенадцатый и тринад- цатый выходы блока управления подключены, соответственно, ко входам конца записи (ENDWR) и конца чтения (ENDRD) блока 9, четырнадцатый выход - ко входу управления формирователя контрольных разрядов 12.

Третий и четвертый выходы дешифратора 3 подключены ко входам выборки (CS), соответственно, 8 и 9 блоков.

Входы управления записью и чтением блока 10 подключены к соответствующим выходам (CWRM, CRDMJ 8 и 9 блоков.

Шинный преобразователь 1 предназначен для подключения шины данных процессора к блокам станции и обеспечивает энергетическое и логическое сопряжение.

Шинный преобразователь 2 предназначен для подключения младших разрядов А1, А2, A3 шины адреса к внутренней шине адреса в циклах записи или чтения портов блока 7, 8 и 9 блоков.

Дешифратор 3 формирует сигналы выборки блоков станции.

Блок управления 4 формирует управляющие сигналы для 1 и 2 шинных преобразо- вателей, преобразователя разрядности 6, блока 7, 8 и 9 блоки управления прямым доступом в память формирователя контрольных разрядов 12, процессора в зависимости от выходных сигналов процессора, дешифратора 3, блока 7, 8 и 9 блоков.

Блок постоянной памяти 5 хранит уникальный адрес станции.

Преобразователь разрядности 6 служит для преобразования восьмиразрядной ши- ны данных процессора в шестнадцатиразрядную внутреннюю шину данных.

Блок управления моноканалом осуществляет прием кадра данных, поступающего с преобразователя манчестерского кода 11, и выдачу сформированного кадра данных в преобразователь манчестерского кода 11.

Блок 8 управления прямым доступом в память выполняет функции по управлению

блока 10 в режиме обмена информацией между блоком 10 и блоком 7.

Блок 9 управления прямым доступом в память выполняет функции по управлению блоком 10 в режиме обмена информацией между блоком 10 и процессором.

ОЗУ 10 выполняет роль буферного и служит для приема кадра из моноканала и хранения кадра, принятого от процессора до передачи его в моноканал.

Преобразователь манчестерского кода

11 преобразует последовательный код в манчестерский при передаче кадра в моноканал и манчестерского в последовательный при приеме кадра из моноканала.. Формирователь контрольных разрядов

12 служит для формирования контрольных разрядов при передаче данных в контроллер моноканала 7, а также при записи в порты блоков 7, 8 и 9.

Станция локальной сети работает следующим образом.

При включении питания станции производится установка блоков станции в исходное состояние, при этом триггер готовности блока управления 4 устанавливается в такое состояние, при котором запрещается выдача запросов прерывания и прямого доступа в ЭВМ, запросов записи и чтения в блок 9.

Дальнейшую работу станции рассмотрим для случая, когда блок оперативной памяти 10 выполнен емкостью на один кадр для принимаемых и на один кадр для передаваемых данных.

Далее осуществляется программирование 8 и 9 блоков со стороны ЭВМ, которое заключается в пометке всех страниц как занятых.

Затем осуществляется программирование блока 7, для чего программируется регистр команд блока 7 и регистр адреса, для программирования которого ЭВМ предварительно считывает адрес с блока постоянной памяти 5.

В блок 8 записывается начальный адрес внутри страницы, с которого будет производиться запись данных, получаемых из моноканала, а также производиться пометка одной страницы как свободной.

Для понимания сущности работы станции локальной сети рассмотрим выполнение операций записи информации, получаемой из моноканала в блок 10 и последующей выдачи в ЭВМ, и передачи информации из ЭВМ в блок 10 и последующей выдачи в моноканал.

Блок 7 постоянно прослушивает моноканал и в случае появления передачи производит прием и дешифрацию адресной части

передаваемого кадра информации. Если принятый адрес совпадает с адресом станции, блок 7 осуществляет прием информации. Из битовой последовательности данных, поступающей с выхода преобразо- вателя манчестерского кода 11 на вход блока 7, последний формирует слова (два байта) данных, По окончании формирования слова данных блок 7 вырабатывает сигнал запроса записи (RQWR), поступающий на один из входов первой группы входов блока 8. Получив сигнал запроса записи, блок 8 осуществляет захват внутренних шин, предварительно определив, что они не используются ЭВМ или блоком 9. ДЛя целей арбитража служит сигнал занятости внутренних шин (BUSY), а также сигналы первой группы выходов первого контроллера прямого доступа 8 (CWR, CRD, RQB). Арбитраж осуществляется арбитром блока управления 4. В случае, если шина свободна, сигнал BUSY находится в состоянии логической единицы. В этом случае, захватив внутренние шины, первый контроллер прямого доступа 8 формирует свой сигнал BUSY, а также строб записи (CWR), поступающий в блок 7. При получении этого сигнала слово данных с информационных выходов блока 7 поступает на внутреннюю шину данных, и блок 7 сбрасывает сигнал запроса записи.

Затем с адресных выходов блока 8 в блок 10 через внутреннюю шину адреса поступает код адреса ячейки памяти, по которому будет производиться запись слова данных, а также сигнал записи в память (CWRM), по которому происходит запись слова данных по указанному адресу.

В момент окончания записи блок 8 снимает сигнал строб записи (CWR). По снятии этого сигнала в первом контроллере прямо- го доступа происходит увеличение значения адреса на единицу для следующего слова данных. Одновременно блок 8 снимает свой сигнал BVSY. При снятии сигнала BUSY освобождаются внутренние шины адреса и данных.

Параллельно с этим блок 7 осуществляет прием битовой информации, поступающей с выхода преобразователя манчестерского кода 11 и формирования следующего слова данных. При поступлении на вход блока 8 следующих сигналов запроса записи (PQWR) процедура записи слов в оперативное запоминающее устройство 10 происходит как указано выше.

Прием кадра и запись сформированных из него слов в блок оперативной памяти 10 происходит до завершения передачи в моноканале. После этого блок 7 проверяет правильность приема кадра (по номинальной

контрольной сумме) и, в случае нормального завершения производит следующие действия:

- формирует байт состояния, содержащий информацию о нормальном завершении операции записи и о номере заполненной страницы оперативного запоминающего устройства;

-формируетсигнал прерывания INRRC, который с выхода блока 7 поступает на вход блока управления 4;

- формирует сигнал конца записи (ENDWR), который с выхода блока 7 поступает на вход первой группы входов блока 8.

По сигналу конца записи (ENDWR) в блоке 8 восстанавливается значение начального адреса внутри страницы и помечается заполненная страница, как занятая. Так как другие страницы блока 8 были предварительно помечены как занятые, то сигнал признака наличия страницы (PAWR) снимается.

Одновременно происходит обработка сигнала прерывания INRRC, который через формирователь запросов блока управления 4 поступает в ЭВМ. ЭВМ считывает слово состояния станции, состоящее из запросов прерывания INRRC, INRTF, а также из запроса прерывания от блока 9, формируемого из сигналов RAWR, RARD и сигнала с триггера готовности блока управления. (Сюда же может быть заведен сигнал с триггера ошибки, который может быть введен для фиксации ошибок по сигналам ER с выходов блоков 8 и 9. При чтении слова состояния станции определяется источник прерывания. В описываемом случае источником пре- рывания является приемник блока 7, поэтому ЭВМ производит чтение слова состояния приемника блока 7. По результатам анализа слова состояния принимается решение, передавать ли кадр в память ЭВМ из ОЗУ 10 или считать страницу, в которую был принят кадр, свободной. В первом случае производится программирование блока 9, при этом информация о длине кадра предварительно считывается из регистра длины массива блока 8.

После программирования блока 9 на его выходе устанавливается сигнал готовности прямого доступа RARD, который вызывает появление сигнала зароса чтения RQRD на десятом выходе блока управления (фиг.13). Если внутренняя шина станции свободна, то блок 9 формирует сигнал строб чтения CRD, по началу которого вырабатывается запрос прямого доступа B3BMDRQ, и открываются регистры-защелки преобразователя разрядности 6. Получив сигнал запроса прямого доступа DRQ, процессор вырабатывает сигналы AEN-, DACK и IOR, причем по сигналу IOR выводится из третьего состояния регистр-защелка, хранящий младший байт считанной из блока 10 информации. После окончания сигнала АЕЫусловия для выработки запроса прямого доступа DRQ в процессор восстанавливаются и по очередному циклу прямого доступа из преобразователя разрядности принимается старший байт счи- тайного из блока 10 слова. По окончании второго сигнала DACK вырабатывается новый запрос чтения RQRD и далее процесс повторяется до тех пор, пока не появится сигнал процессора т/е, который собщает о том, что идет прием последнего байта в процессор. По началу этого сигнала вырабатывается сигнал конец чтения ENDRD, который поступает на соответствующий вход блока 9, вызывая снятие сигнала готовности прямого доступа RARD. Со снятием сигнала RARD исчезает одно из условий для выработки сигналов запроса чтения RQRD и процесс передачи блока данных в процессор из блока 10 заканчивается. По окончании чтения выраба- тывается сигнал запроса прерывания IRQ, поступающий в процессор. По этому сигналу процессор считывает слово состояния станции и опредеяет, что прерывание было по окончании передачи данных из блока 10 в ЭВМ. При чтении слова состояния станции запрос прерывания снимается. Страница, из которой закончен прием информации, помечается в блоке 8, как свободная, для чего подается команда записи в определенный порт данного блока 8.

Процесс передачи блока данных из процессора в моноканал так же, как и процесс приема происходит в два этапа: передача блока данных из процессора в блок 10 и передача данных из блока 10 в моноканал. Для передачи блока данных из процессора в блок 10 предварительно программируется находящийся в процессоре, затем блок 9. Программирование 9 заключается в запи- си начального адреса, длины блока данных во внутренние регистры блока 9 и очистке одной страницы. После программирования блока 9 на запись в блок 10, на выходе готовности прямого доступа к записи RAWR появ- ляется потенциал логической единицы, появление которого приводит к выработке запроса прямого доступа DRQ в процессор. Представляя прямой доступ, процессор вырабатывает сигналы AEN, DACK и IOW, кото- рые поступают в станцию. По сигналу IOW производится запись младшего байта в регистр преобразователя 6 разрядности. После снятия сигнала AEN, восстанавливаются условия для выработки нового запроса

прямого доступа DRQ. После подачи запроса DRQ процессор производит передачу старшего байта, который фиксируется в другом регистре преобразователя разрядности 6, После окончания второго сигнала DACK, вырабатывается сигнал запроса записи RQWR, который поступает на одноименный вход блока 9. Если внутренняя шина станции свободна, т.е. сигналы BUSY и RQB находятся в неактивном состоянии, то блок 9 вырабатывает сигнал строб записи CWR, по которому снимается запрос записи RQWR. После окончания сигнала строб записи CWR, по которому снимается запрос записи CWR слово данных с преобразователя разрядности 6 оказывается записанным по начальному адресу, выданному блоком 9 в сопровождении сигнала записи в память CWRM. Процесс передачи последующих слов повторяется. При этом блок 9 в каждом цикле записи наращивает адрес на шине адреса. Во время передачи последующего байта данных из заданного массива данных, процессор устанавливает сигнал Т/С, после получения которого станция выполняет последний цикл записи слова в блок 10, после окончания которого вырабатывается сигнал конца записи ENDWR, который поступает на одноименный вход блока 9 и возвращает сигнал готовности прямого доступа при записи (RAWR в неактивное состояние. Первый этап передачи данных из процессора в моноканал заканчивается формированием сигнала запроса прерывания IRQ в процессор. ЭВМ, обрабатывая этот запрос, производит чтение слова состояния станции, определяя источник возникновения запроса прерывания. Определив, что прерывание вызвано окончанием передачи данных в ЭВМ в блок 10 в режиме прямого доступа, ЭВМ производит программирование блока 8 на передачу данных из блока 10 в моноканал.

Программирование первого контроллера прямого доступа заключается в записи данных в регистр начального адреса канала чтения (при необходимости, т.е., если этот адрес изменяется) и в регистр длины массива, по записи информации, в который на выходе первого контроллера прямого доступа 8 устанавливается сигнал готовности прямого доступа в режиме чтения из ОЗУ 10 RARD.

Если блок 7 готов к выдаче данных в моноканал, т.е., если он не занят приемом данных из моноканала и после последнего приема прошло определенное время, заданное протоколом канального уровня, то контроллер моноканала формирует сигнал запроса чтения RQRD, который поступает на один из входов блока 8.

Блок 7 начинает побитовую выдачу принятого байта через преобразователь манчестерского кода в моноканал и формирует новый сигнал запроса чтения RQRD, который вызывает следующий цикл в работе блока 8. Следующие циклы выполняются точно так же, как описано выше. После выдачи всего блока данных, блок 8 формирует сигнал конца страницы чтения ERRD, Указанный сигнал с выхода блока 8 поступает на один из входов блока 7. При поступлении этого сигнала блок 7 выдает сигнал конца чтения ENDRD, который сбрасывает сигнал готовности прямого доступа RARD. Контроллер моноканала выполняет, кроме того, следующие действия:

- формирует слово состояния, содержащее информацию о нормальном завершении операции выдачи данных в моноканал;

- формирует сигнал прерывания INRTF, который поступает в блок управления 4.

По сигналу прерывания ЭВМ считывает слово состояния станции и, определив, что прерывание было по окончании передачи в моноканал, считывает слово состояния передатчика контроллера моноканала 7.

Основные функции по реализации описанного выше алгоритма работы станции локальной сети выполняет блок управления 4, состоящий из следующих основных блоков: арбитра шины 13, узла формирования управляющих сигналов 14, передатчика 15, узла формирования запросов 16, триггера 17 (фиг.2). Дешифратор, пример выполнения которого приведен на фиг.З, содержит элементы 2 ИЛИ-НЕ 18, 8 И-НЕ 19, дешифратор 20, элементы 2 И-21, 5 И-НЕ 22. Дешифратор 3 формирует сигналы выбора CS блоков 8 и 9, блока 7, являющиеся, соответственно, третьим, четвертым и первым выходами дешифратора 3, а также сигналы, определяющие выбор блока 5, слово состояния станции и общий выбор станции в режиме ввода-вывода в ее порты, входящие во вторую группу выходов дешифратора 3.

Преобразователь разрядности 6 выполняет функции по преобразованию восьмиразрядной шины данных ЭВМ (в режиме прямого доступа к памяти современных ЭВМ, например, типа PC/AT, обмениваются только байтами) в шестнадцатиразрядную внутреннюю шину данных в режиме вывода данных из внутреннего ОЗУ и регистров и преобразование шестнадцатиразрядной внутренней шины данных в восьмиразрядную при чтении портов блоков 7, 8, 9, подключенных к внутренней шине данных станции и при чтении блока 10 в режиме прямого доступа. Преобразователь разрядности 6 содержит четыре восьмиразрядных регистра-защелки 23, 24, 25, 26 (фиг,4). При передаче информации из ЭВМ к блокам станции, подключенным к внутренней шине данных, младший байт данных

записывается в регистр 23, старший - в регистр 24 сигналами 1,5 по входам управления записью Е.

Чтение слова информации на внутреннюю шину данных осуществляется выводом

0 регистров 23, 24 из высокоимпедансногосо- стояния сигналом 9 по входам EZ.

Чтение информации с блоков станции, подключенных к внутренней шине данных, осуществляется в два этапа. СНачала слово

5 данных, поступающее на входы регистров 25, 26, фиксируется в них по сигналу 4 на входе записи Е обоих регистров 25, 26. Чтение младшего и старшего байта, зафиксированного в регистрах 25, 26, осуществляется

0 поочередным выводом из высокоимпеданс- ного состояния по сигналам 3, 6 на входах EZ регистра 25 и регистра 26, причем регистр 25 открывается при чтении байта с четным адресом, а регистр 26 - с нечетным.

5 Сигналы, управляющие записью, чтением и выводом из высокоимпедансного состояния регистров 23, 24, 25, 26 преобразователя разрядности 6, поступают с выходов формирователя управляющих сигналов 14 блока

0 управления 4 и входят в его восьмую группу выходов.

Арбитр шины 13 блока управления выполняет функцию арбитража внутренних шин станции. Эту же функцию выполняют

5 блоки 8 и 9 с помощью сигналов BUSY, RQB.BPRN. Причем арбитр шины 13 выполняет арбитраж внутренних шин при выполнении операций записи и чтения портов блоков 7, 8, 9, а блоки 8 и 9 выполняют

0 арбитраж при осуществлении прямого доступа к ОЗУ 10.

Для выполнения этой задачи блоку 8 (фиг.5) присвоен высший приоритет подключения входного сигнала последовательного

5 приоритета BPRN к потенциалу логической единицы, выход последовательного приоритета блока 8 RQB подключен ко входу последовательного приоритета блока 9 BPRN (фиг.6) и к одному из четвертой группы вхо0 дов блока управления 4, в которую входят также сигналы строба чтения CRD и строба записи CWR блока 8. Сигналы занятости BUSY блоков 8 и 9 выполнены с общим коллектором и объединены между собой.

5 Сигнал BUSY появляется одновременно с сигналами записи и чтения в ОЗУ CWRM, CRDM и со стробами записи и чтения CWR, CRD блоков 8, 9, а заканчиваются за один такт тактовой частоты CLKB до окончания указанных сигналов. Сигнал RQB появляется не менее, чем за один такт до появления указанных выше сигналов, а заканчивается через такт после их начала. Таким образом, длительности сигналов RQB, BUSY составляют два такта частоты CLKB, а сигналов CRD, CWR, CWRM, CRDM - 3 такта.

Указанные связи позволяют избежать конфликтов на внутренних шинах при одновременном заполнении страницы блока 10 из ЭВМ и приеме данных из моноканала в другую страницу блока 10.

Как указы вал ось выше, арбитр шины 13 блока управления предназначен для избежания конфликтов на внутренних шинах при обращении к портам блоков 7, 8, 9, Ар- битр шины содержит (фиг.9) элементы 2 И- 27, 2 ИЛИ-28, 3 И-НЕ 29, триггеры 30, 31, элементы НЕ с открытым коллектором 32,33 и регистры 34, 35.

При записи старшего байта информа- ции в регистр 24 преобразователя разрядности 6 или при чтении младшего байта информации из регистра 25 преобразователя разрядности 6, одновременно осуществляется обращение к внутренним шинам станции. При этом сигнал с выхода формирователя управляющих сигналов 14 блока управления 4 разблокирует триггеры 30, 31 и по первому тактовому импульсу от ЭВМ CLK происходит установка одного изтригге- ров 30, 31 в зависимости от состояния потенциала на объединенных между собой D-входах этих триггеров. Причем, если блок 8 производит цикл обмена между блоком 10 и блоком 7, или уже поступил запрос RQB на обмен, то потенциал на D-входе триггеров 30,31 соответствует уровню логической единицы (т.к. активный уровень сигналов CWR, CRD, ROB - отрицательный). Триггер 30 переключится в состояние логической едини- цы и выработает сигнал неготовности 1/0 СН RDY к ЭВМ. Этот сигнал удлиняет цикл в вода-вывода ЭВМ. Как только блок 8 закончит свой цикл обмена, т.е. снимутся все активные сигналы из RQB, CWR,CRD и с выхода элемента на D-входы триггеров 30,31 поступает потенциал логического нуля, который по первому же импульсу CLK зафиксируется в триггерах 30, 31, снимая сигнал неготовности 1/0 СН RDY и устанавливая сигнал заня- тости BUSY, который запрещает работу блока 8 в случае поступления на него запросов на обмен информацией. После окончания сигналов чтения или записи в порты IOR или IOW, триггер 31 по входу S устанавли- вается в исходное состояние и блокируется триггер 30.

Формирователь управляющих сигналов 14 блока управления 4 содержит (фиг,11) инверторы 36, 37, 38, 39, 41, 43, 44, 61, 63,

элементы 2И-НЕ 40, 45, 46, 47, 57, 60, 62, элемент 2ИЛИ 42, элементы 2 И 48, 56, 64, элементы 3 И-НЕ 49, 50, 51, 52, 53, 54, 55, 58, 59. Формирователь управляющих сигналов 14 формирует сигналы управления направлением передачи на элементе 2И-НЕ 47 и выбором на элементе 2И-НЕ 46 шинного преобразователя 1 (соответственно, четвертый и 3-й выходы блока управления 4), открытием шинного формирователя 2 на элементе 2И-НЕ 45 (седьмой выход блока управления 4), выбора блока 5 на элементе ЗИ-НЕ 49 (второй выход блока управления 4), управления записью и чтением портов блоков 7, 8, 9 на элементах ЗИ-НЕ 59, 58, управления преобразователем разрядности 6 на элементах 53, 54, 55, 61, 62, 63, 56, 57 (восьмая группа выходов блока управления 4), управления формирователем контрольных разрядов 12 на элементе 2И 48 (двенад- цатый выход блока управления 4), управления работой арбитра шины 13 на элементах 52, 60, 53, 64, управления передатчиком 15 и формирователем запросов 16 блока управления 4 на элементе ЗИ-НЕ 51, управления триггером готовности 17 блока управления 4 на элементе ЗИ-НЕ 50.

Формирователь запросов 16 блока управления 4 содержит (фиг. 11) инверторы 65, 66, 67, 72, 73, 75, элементы 2 И-НЕ 68, 76, 78, 83, 84, 86, триггеры 69, 70, 74, 79, 89, элементы 2И 71, 77, 88, 90, 91, элементы ЗИ-НЕ 81, 82, 80, 87.

Формирователь запросов вырабатывает сигналы запросов прерывания IRQ и прямого доступа DRQ к ЭВМ, сигналы запросов записи RQWR и чтения RQRD и конца записи ENDWR и чтения ENDRD ко второму контроллеру прямого доступа.

Работу формирователя запросов 16 блока управления рассмотрим для режимов чтения и записи блока 10. При программировании блока 9 на чтение из блока 10 на его выходе готовности прямого доступа RARD устанавливается потенциал логического нуля, который поступает через инвертор 75 на входы элементов 82, 83. После установки триггера готовности 17 блока управления 4 в состояние логической единицы, что осуществляется программно от ЭВМ после программирования внутреннего контроллера прямого доступа, на выходе элемента 82 устанавливается потенциал логического нуля, который используется в качестве запроса чтения RQRD. В случае, если сигналы BPRN и BUSY на входах блока 9 находятся в состоянии логической единицы, то по очередному фронту тактовой частоты CLKB установятся сигналы CRD, CRDM, BUSY и адрес. По сигналу строб чтения CRD триггер 74 установится в состояние логической единицы и через элементы 83, 86 и 87 устанавится в состояние логической единицы триггер 89, который через элемент 90 сформирует сигнал запроса прямого до- ступа в ЭВМ, Установка триггера 74 приведет к снятию запроса чтения RQRD. Предоставление прямого доступа начинается с установки сигнала AEN, который, проходя через элементы 85 и 87, разблокирует триггер 89 по S-входу. При появлении сигнала DACK, который через элементы 65, 67 и 88 поступает на R-вход триггера 89, триггер 89 возвратится в исходное состояние и снимет сигнал DRQ. По сигналу чтения IOR млад- ший байт информации считывается с преобразователя разрядности 6. К этому моменту истинная информация уже поступает на входы регистров 25, 26, т.к. с момента запроса DRQ до момента выдачи сигнала чтения IOR проходит интервал времени, равный как минимум пяти тактам тактовой частоты ЭВМ CLK, что значительно превышает время выборки блока 10. После считывания младшего байта информация ЭВМ снимает сигнал DACK, по которому установится в состояние логической единицы триггер 69. После окончания действия сигнала AEN S-вход триггера 89 опять оказывается под потенциалом логического нуля, что приводит к повторной установке триггера 89 и выработке нового запроса DRQ. Процесс работы повторяется до окончания второго сигнала DACK, который возвратит счетный триггер 69 в состояние логического нуля. Благодаря связи инверсного выхода триггера 69 с С-входом счетного триггера 74, триггер 74 после окончания второго сигнала DACK возвратится в исходное состояние, что приведет к формированию очередного запроса чтения RQRD. Далее процессы формирования сигналов RQRD и DRQ будут повторяться до тех пор, пока ЭВМ не установит сигнал последнего цикла прямого доступа Т/С. Сигнал Т/С через элемент 68 поступает на S-вход триггера 70 и устанавливает его в состояние логической единицы. Этот же сигнал используется в качестве сигнала конца чтения ENDRD, который снимает сигнал готовности прямого доступа RARD. Через элементы 78, 80, 91 сигнал с выхода триггера 70 вырабатывает запрос прерывания IRQ.

В режиме записи в блок 10 после программирования блока 9 сигнал готовности прямого доступа в режиме записи RAWR устанавливается в состояние логической единицы. Этот сигнал поступает на входы элементов 77, 81, 84. Т.к. в исходном состоянии на инверсном выходе триггера 74 потенциал логической единицы, который

поступает на второй вход элемента 2И-НЕ 84, то на выходе этого элемента устанавливается потенциал логического нуля, а на выходе элемента 2И-НЕ 86 - потенциал логической единицы, который через элемент ЗИ-НЕ 87 устанавливает на S-входе триггера 89 потенциал логического нуля. Этот потенциал устанавливает триггер 89 в единичное состояние, формируя через элемент 90 запрос прямого доступа в ЭВМ DRQ. Отработка запроса прямого доступа происходит аналогично тому, как в режиме чтения блока 10. Отличие в том, что триггер 74 установится (а не сбросится) после получения второго по счету сигнала DACK.

Установка триггера 74 в состояние логической единицы приводит к формированию через элемент ЗИ-НЕ 81 сигнала запроса записи RQWR, поступающего на соответствующий вход блока 9. В случае, если сигналы BUSY и BPRN на входах блока 9 находятся в состоянии логической единицы, то по очередному фронту тактовой частоты CLKB одновременно выставятся начальный адрес первого слова блока 10, сигналы CWR, CWRM, BUSY. По установке сигнала CWR, триггер 74 через элемент 71 возвратится в исходное состояние и снимет сигнал запроса записи RQWR, но создает условия для установки триггера 89 по S-входу по цепочке элементов 84, 86, 87 в состояние логической единицы, что вызывает формирование очередного запроса прямого доступа DRQ в ЭВМ. Далее процесс формирования адресов DRQ и RDWR будет повторяться до получения сигнала ЭВМ Т/С, сигнализирующего о передаче в режиме прямого доступа последнего байта информации из ЭВМ. Этот сигнал по S-входу установит триггер 70 в состояние логической единицы. Сигнал с прямого выхода триггера 70 разрешит прохождение последнего строба записи CWR через элемент 2И-НЕ на С-вход триггера 79, который по заднему фронту строба записи CWR установится в состояние логической единицы С инверсного выхода триггера 79 снимается сигнал конца записи ENDWR, который, поступая на одноименный вход блока 9, снимет сигнал готовности прямого доступа в режиме записи RAWR, снятие которого приводит к сбросу через элемент 77 по R-входу триггера 79 и снятию сигнала ENDWR. Сигнал запроса прерывания IRQ появится с триггера 70 через элементы 78, 80, 91 только после снятия сигнала RAWR.

Формула изобретения Станция локальной вычислительной сети, содержащая первый и второй шинные формирователи, дешифратор, блок оперативной памяти, блок управления моноканалом, преобразователь последовательного кода в манчестерский код и блок управления работой станции, блок постоянной памяти, причем первый информационный вход группы станции подключен к входу режима блока управления и к первому информационному входу дешифратора, выход которого подключен к входу выборки блока управления моноканалом, первый информа- ционный вход-выход которого подключен к первому информационному входу-выходу преобразователя последовательного кода в манчестерский код, второй информационный вход-выход которого подключен к ин- формационному входу-выходу станции, предназначенной для подключения моноканала с второго по шестнадцатый информа- ционные входы группы устройства подключены соответственно к информаци- онным входам группы дешифратора, выходы первой группы которого подключены к входам режима первой группы блока управления, выходы первой и второй групп которого подключены соответственно к управляющим входам первого шинного формирователя, вход признака разрешения прямого доступа к памяти станции подключен к входу синхронизации дешифратора, управляющие входы станции, предназна- ченные для подключения абонентского процессора, подключены к входам режима второй группы блока управления работой станции, выходы второй и третьей групп которого подключены соответственно к выхо- дам управления станции, используемым для подключения абонентского процессора, и к управляющим входам второго шинного формирователя, информационные входы-выходы первой группы подключены соответственно к информационным входам- выходам станции, предназначенным для подключения абонентского процессора, ин- формационные входы-выходы второй группы второго шинного формирователя через первую магистраль данных подключены соответственно к выходам четвертой группы блока управления работой станции, отличающаяся тем, что с целью повышения быстродействия, она содер- жит преобразователь разрядности, первый и второй блоки управления прямым доступом в память и формирователь контрольных разрядов, причем первый информационный вход группы станции подключен к первому адресному входу блока постоянной памяти, выходы которого через первую магистраль данных подключены к информационным входам-выходам второй группы второго шинного формирователя, к выходам четвертой группы блока управления работой станции и к информационным входам-выходам первой группы преобразователя разрядности, информационные входы-выходы второй группы которого через вторую магистраль данных подключены к информационным входам-выходам первой группы блока оперативной памяти, к информационным входам- выходам первых групп первого и второго блоков управления прямым доступом, блоком управления моноканалом, к информационным входам и выходам формирователя конт- рольных разрядов, первый и второй информационные входы группы станции подключены к второму и третьему адресным входам блока постоянной памяти и к первому и второму информационным входам первого шинного формирователя, выходы которого через третью магистраль данных подключены к информационным входам-выходам вторых групп блока оперативной памяти, первого и второго блоков управления прямым доступом в память и блока управления моноканалом, третий информационный вход группы станции подключен к третьему информационному входу первого шинного формирователя, первый и второй выходы блока управления - соответственно к входу чтения блока постоянной памяти и входу синхронизации формирователя контрольных разрядов, выходы второй и третьей групп дешифратора - соответственно к управляющим входам первых групп первого и второго блоков управления прямым доступом, выходы блока управления моноканалом, выходы групп первого и второго блоков управления прямым доступом в память подключены соответственно к входам режима третьей, четвертой и пятой групп блока управления работой станции, выходы пятой, шестой и седьмой групп которого подключены соответственно к управляюющим входам групп первого и второго блоков управления прямым доступом в память и к управляющим входам преобразователя разрядности, второй информационный вход- выход блока управления моноканалом подключен к информационному входу-выходу первого блока управления прямым доступом в память, выходы первого и второго блоков управления прямым доступом в память подключены к управляющим входам блока постоянной памяти, выходы восьмой группы блока управления - к управляющим входам блока управления моноканалом, при этом блок управления работой станции содержит арбитр шины, узел формирования запросов, узел формирования управляющих сигналов, передатчик и триггер, причем входы режима первой

группы блока управления подключены соответственно к входам режима первой группы узла формирования управляющих сигналов, с первого по четвертый входы режима второй группы блока управления работой стан- ции подключены соответственно к входу синхронизации арбитра шины, входу признака конца передачи, входу установки в исходное состояния и входу признака разрешения прямого доступа в память узла формирования запросов, пятый и шестой входы режима второй группы блока управления работой станции подключены к первому и второму входам режима второй трупы узла формирования управляющих сигналов, третий вход режима второй трупы которого подключен к входу режима блока управления работой станции, седьмой вход режима второй группы которого подключен к первому управляющему входу арбитра ши- ны, к четвертому входу режима узла формирования управляющих сигналов и входу признака предоставления прямого доступа в память узла запросов, с первого по четвертый входы режима третьей группы блока управления работой станции подключены соответственно к первому и второму информационным входам передатчика, к первому и второму входам запроса узла формирования запросов, выход признака конца чтения которого подключен к первому управляющему входу передатчика, выход которого подключен к информационному входу триггера, выход которого подключен к третьему информационному входу пере- датчика и первому управляющему входу узла формирования запросов, с первого по четвертый входы режима четвертой группы блока управления работой станции подключены соответственно к входу запроса шины, к второму и третьему управляющим входам арбитра шины и первому входу режима третьей группы, с первого по шестой входы режима пятой группы блока управления работой станции подключены к входу призна- ка готовности прямого доступа, входу признака наличия страницы, к первому и второму управляющим входам узла запросов, к первому и второму входам режима четвертой группы узла формирования уп- равляющих сигналов, выходы с первого по шестой которого подключены соответственно к второму управляющему входу передатчика, входу установки в 1 триггера, второму управляющему входу арбитра ши- ны, первому выходу блока управления работой станции, второму выходу блока управления работой станции и четвертому управляющему входу узла формирования запросов, первый выход арбитра шины, выходы запроса прерывания и запроса прямого доступа узла формирования запросов подключены соответственно к выходам второй группы блока управления работой станции, первый и второй выходы второй группы узла формирования управляющих сигналов подключены соответственно к выходам третьей группы блока управления работой станции, второй выход арбитра шины подключен к первым выходам пятой и шестой групп блока управления станцией, первый выход третьей группы узла формирования управляющих сигналов подключен к первому выходу четвертой группы, второму выходу шестой группы и первым выходом седьмой и восьмой групп блока управления работой станции, второй выход третьей группы узла формирования управляющих сигналов подключен к второму выходу четвертой группы, третьему выходу шест ой группы и вторым выходам седьмой и восьмой групп блока управления работой станции, выходы четвертой группы которого подключены соответственно к выходам группы передатчика, выходы признака запроса записи, признака запроса чтения, признака конца записи и признака конца чтения узла формирования запросов подключены соответственно с четвертого по седьмой выходам шестой группы блока управления работой станции, с первого по шестой выходы четвертой группы узла формирования управляющих сигналов подключены соответственно к выходам седьмой группы блока управления, третий выход арбитра шины - к второму входу режима третьей группы узла формирования управляющих сигналов, при этом узел формирования управляющих сигналов содержит с первого по девятый элементы НЕ, элемент ИЛИ, с первого по шестнадцатый элементы И-НЕ и с первого по третий элементы И, причем входы режима первой группы узла формирования управляющих сигналов подключены соответственно к первым входам первого элемента И, первого элемента ИЛИ и входам первого и второго элементов НЕ, первый вход режима второй группы - к входу третьего элемента НЕ и первым входам первого и второго элементов И-НЕ, выходы которых подключены соответственно к первому входу третьего элемента И-НЕ и входу четвертого элемента НЕ, второй вход режима второй группы узла формирования управляющих сигналов подключен к входу пятого элемента НЕ и первому входу четвертого элемента И-НЕ, третий вход режима второй группы узла формирования управляющих сигналов подключен к входу шестого элемента НЕ и

второму входу четвертого элемента И-НЕ, четвертый вход режима второй группы узла формирования управляющих сигналов подключен к входу седьмого элемента НЕ и первым входам элементов И-НЕ с пятого по девятый, пятый вход режима второй группы подключен к входу седьмого элемента НЕ, выход которого подключен к первому входу десятого элемента И-НЕ, выход которого подключен к первому выходу первой группы узла формирования управляющих сигналов, первый вход режима третьей группы которого подключен к вторым входам восьмого, девятого и десятого элементов И-НЕ, второй вход режима третьей группы узла фор- мирования управляющих сигналов - к первому входу первого элемента И, первый и второй входы режима четвертой группы узла формирования управляющих сигналов

- соответственно к первым входам второго элемента И и одиннадцатого элемента И- НЕ, выход третьего элемента НЕ подключен к первым входам двенадцатого и тринадцатого элементов И-НЕ, выход пятого элемента НЕ - к вторым входам шестого, девятого, второго и двенадцатого элементов И-НЕ, выход шестого элемента НЕ - к первому

входу четырнадцатого, к вторым входам пятого, седьмого, первого и тринадцатого элементов И-НЕ и к третьему входу восьмого элемента И-НЕ, выход четвертого элемента И-НЕ - к первому входу пятнадцатого и второму входу четырнадцатого элементов И-НЕ, выход седьмого элемента НЕ - к второму входу первого элемента ИЛИ, выход которого подключен к второму входу пятнадцатого элемента И-НЕ, к третьим входам первого, второго, двенадцатого и тринадцатого элементов И-НЕ, выход пер

вого элемента НЕ - к третьему входу пятого элемента И-НЕ, выход второго элемента НЕ - к третьим входам шестого и седьмого элементов И-НЕ, выход первого элемента И - к пятому выходу узла формирования управляющих сигналов, выход пятого элемента И- НЕ - к четвертому выходу узла формирования управляющих сигналов, выход шестого элемента И-НЕ - к второму выходу узла формирования управляющих сигналов, выход седьмого элемента И-НЕ - к первому и шестому выходам узла формирования управляющих сигналов, выходы четырнадцатого и пятнадцатого элементов И-НЕ - соответственно к первому и второму выходам второй группы узла формирования управляющих сигналов, выход двенадцатого элемента И-НЕ - к второму входу третьего элемента И-НЕ, входу девятого элемента Н Е и первому входу третьего элемента И, выход третьего элемента И-НЕ - к второму входу первого элемента И, выход которого подключен к второму входу третьего элемента И и к третьему выходу узла формирования управляющих сигналов, выход восьмого элемента И-НЕ - к первому выходу третьей группы узла формирования управляющих сигналов и второму входу одиннадцатого элемента И-НЕ, выход девятого элемента И-НЕ - к второму выходу третьей группы узла формирования управляющих сигналов и вторым входам первого и второго элементов И, выходы второго элемента И, одиннадцатого элемента И-НЕ, девятого элемента НЕ, третьего элемента И, четвертого элемента НЕ и тринадцатого элемента И-НЕ подключены соответственно к выходам четвертой группы узла формирования управляющих сигналов.

Ј&

Ј

Изобретение относится к цифровой вычислительной технике и может использоваться при построении, в частности, локальных вычислительных сетей персональных ЭВМ. Цель изобретения - повышение быстродействия. Цель достигается тем, что устройство содержит первый и второй шинные преобразователи, дешифратор, блок управления, блок постоянной памяти, преобразователь разрядности, блок управления моноканалом, первый и второй блоки управления прямым доступом в память, блок оперативной памяти, преобразователь манчестерского кода, формирователь контрольных разрядов. 11 ил.

ч- гхГ

ю о со

«VJ

€

N

u

5i

е

- -

§

S

5 j§ « .Л

I

1

6л. 4

,В,7,

X б/), б,

10,9f ,

К J/t. 7 Ц-Я зл fo XJ

К л О

«/л Ч

ti-я гр. fan)

1C &Л$

il

«6лЮА,1

&Ц2.5

Л. 1

. 4Ј o/vjл. 8 о/ J/i. rtt/Jt/ о/я fa. У

Qff Ј/)-3

« 3/i. s, fof 3t

Фиг. 6

хбл.

К fa. Ю

JriA.

От S,i.& {

a-snp-t -) |

Cm $/i.i

от Зв пт. 3

am 5fl-M (i-f гр-fa)

К // В

(1-Я гр. )

К

8л.Ь

К to.« .

(1-j lfl.

9tii. 7.

От 5л. 4

+5В

Фиг. 9

Кбл.К

Фиг.Ю