УСТРОЙСТВО КОДОВОЙ ЦИКЛОВОЙ СИНХРОНИЗАЦИИ Российский патент 2003 года по МПК H04L7/08 

Изобретение относится к системам передачи дискретной информации и может быть использовано для цикловой синхронизации в системах помехоустойчивой защиты информации, в которых применяются корректирующие, в частности каскадные, коды.

В устройствах кодовой цикловой синхронизации синхронизирующие признаки передаются словами помехоустойчивого кода. При этом для синхронизации не требуется передача дополнительных символов, а используется избыточность самого помехоустойчивого кода. После установления синхронизации признаки синхронизации снимаются с помехоустойчивого кода, не уменьшая корректирующую способность кода.

Наиболее эффективно использование кодовой цикловой синхронизации в каскадных кодах. В этом случае синхронизация обеспечивается путем многократного повторения признаков синхронизации в различных словах внутреннего кода каскадного кода.

Актуальной является задача повышения помехоустойчивости цикловой синхронизации при работе в каналах связи с высоким уровнем помех.

Известно устройство цикловой синхронизации, содержащее регистр задержки, узел обнаружения ошибок, дешифратор и счетчик, причем регистр задержки и узел обнаружения ошибок объединены по входу, а выход узла обнаружения ошибок соединен с входом дешифратора [1].

Однако это устройство обладает недостаточной помехоустойчивостью.

Наиболее близким к предлагаемому устройству является устройство (прототип), содержащее регистр задержки, узел обнаружения ошибок, блок дешифраторов, счетчик, пороговый блок, генератор синхронизирующей последовательности, выходной сумматор по модулю два, причем регистр задержки и узел обнаружения ошибок объединены по входу и соединены с информационным входом устройства, узел обнаружения ошибок выполнен в виде двух последовательно соединенных фильтров Хаффмена и регистра синдрома, причем каждый фильтр Хаффмена состоит из последовательно соединенных регистра и сумматора по модулю два, вход регистра синдрома соединен с выходом второго фильтра Хаффмена, а выход соединен с входом блока дешифраторов, выход генератора синхронизирующей последовательности соединен с первым входом выходного сумматора по модулю два, второй вход которого соединен с выходом регистра задержки, а выход соединен с информационным выходом устройства [2].

Недостатком известного устройства является недостаточная помехоустойчивость, состоящая в том, что в каналах связи с высоким уровнем помех не обеспечивается надежная цикловая синхронизация сообщений.

Цель изобретения - увеличение помехоустойчивости цикловой синхронизации сообщений и как следствие обеспечение возможности работы устройства в каналах с высоким уровнем помех.

Для достижения цели предложено устройство кодовой цикловой синхронизации, содержащее регистр задержки, узел обнаружения ошибок, блок дешифраторов, счетчик, пороговый блок, генератор синхронизирующей последовательности, выходной сумматор по модулю два, причем регистр задержки и узел обнаружения ошибок объединены по входу и соединены с информационным входом устройства, узел обнаружения ошибок выполнен в виде двух последовательно соединенных фильтров Хаффмена и регистра синдрома, причем каждый фильтр Хаффмена состоит из последовательно соединенных регистра и сумматора по модулю два, вход регистра синдрома соединен с выходом второго фильтра Хаффмена, а выход соединен с входом блока дешифраторов, выход генератора синхронизирующей последовательности соединен с первым входом выходного сумматора по модулю два, второй вход которого соединен с выходом регистра задержки, а выход соединен с информационным выходом устройства, и содержащее дополнительно оперативное запоминающее устройство (ОЗУ), блок сумматоров по модулю два, блок сравнения номеров, полный сумматор, регистр числа совпадений, блок сравнения, счетчик синхронизации. При этом первый выход блока дешифраторов соединен с входом блока сумматоров по модулю два, остальные входы которого соединены с выходами регистра второго фильтра Хаффмена, второй выход блока дешифраторов соединен с входом разрешения записи ОЗУ, выходы блока сумматора по модулю два соединены с входами блока сравнения номеров, другие входы которого соединены со старшими разрядами счетчика, выход блока сравнения номеров соединен со старшими разрядами адресного входа ОЗУ, младшие разряды адресного входа которого соединены с младшими разрядами счетчика, тактовый вход счетчика соединен с входом синхронизации устройства, а также с тактовым входом счетчика синхронизации, установочные входы которого соединены с выходами блока сумматора по модулю два, разрешающий вход счетчика синхронизации соединен с выходом порогового блока, выход ОЗУ соединен с входом полного сумматора, на второй вход которого постоянно подана логическая "1", выход полного сумматора соединен с информационным входом ОЗУ, а также информационным входом регистра числа совпадений и входом блока сравнения, второй вход которого соединен с выходом регистра числа совпадений, а выход блока сравнения соединен с разрешающим входом регистра числа совпадений, выход которого соединен также с входом порогового блока, выход счетчика синхронизации соединен с разрешающим входом генератора синхронизирующей последовательности, а также соединен с выходом синхронизации устройства.

На чертеже приведена структурная электрическая схема предлагаемого устройства.

Устройство кодовой цикловой синхронизации содержит регистр задержки 1, узел обнаружения ошибок 2, выполненный из двух последовательно соединенных первого фильтра 3 и второго фильтра 4 Хаффмена и регистра синдрома 5, причем каждый фильтр состоит соответственно из регистров 6 и 7 и сумматоров 8 и 9 по модулю два, блок дешифраторов 10, счетчик 11, выходной сумматор 12 по модулю два, блок сравнения номеров 13, блок сумматоров 14 по модулю два, ОЗУ 15, регистр числа совпадений 16, счетчик синхронизации 17, генератор 18 синхронизирующей последовательности, полный сумматор 19, блок сравнения 20 и пороговый блок 21.

Устройство работает следующим образом.

На передающей стороне формируется входная последовательность. Эта последовательность представляет собой сумму по модулю два трех последовательностей: внутренних двоичных кодов каскадного кода с₁, синхронизирующей двоичной последовательности с₂ и последовательности с₃, нарушающей циклические свойства исходного кода.

Вначале на передающей стороне исходное сообщение объемом k m-ичных (m>1) символов кодируется m-ичным помехоустойчивым кодом, например m-ичным помехоустойчивым кодом Рида-Соломона. Код Рида-Соломона является внешним кодом или кодом первой ступени помехоустойчивого каскадного кода.

В результате кодирования информации получается кодовое слово кода Рида-Соломона (n, k), информационная длина которого равна k, а блоковая - n символов.

Далее информация кодируется двоичным кодом, например двоичным кодом Боуза - Чоудхури - Хоквингема (БЧХ-коды) с поверочным многочленом h₁(x). Код БЧХ является внутренним кодом или кодом второй ступени помехоустойчивого каскадного кода. Код БЧХ имеет параметры: n₁ - блоковая длина кода, k₁ - информационная длина кода.

Исходной информацией для каждого слова кода БЧХ являются символы кода Рида-Соломона, рассматриваемые как последовательность двоичных символов. В результате кодирования кодом БЧХ будет n двоичных слов кода БЧХ (n₁, k₁).

Далее осуществляется сложение по модулю два синхронизирующей последовательности с₂ со словами кода БЧХ. В качестве синхронизирующей последовательности выбирается двоичный код с блоковой длиной n₁ и информационной длиной k₂, например код Рида-Маллера (РМ) 1-го порядка (последовательность максимального периода) с проверочным многочленом h₂(х). Между номерами слов БЧХ в каскадном коде и информационной частью синхронизирующей последовательности (кода РМ) устанавливается взаимно однозначное соответствие. Первое слово БЧХ складывается с последовательностью, полученной в результате кодирования 1 кодом РМ, второе - в результате кодирования кодом РМ - 2 и т.д. Такое сложение выполняется со всеми словами кода БЧХ. Если проверочные многочлены суммируемых кодов h₁(x) и h₂(x) взаимно просты и являются делителями двучлена хⁿ¹+1, в результате будет получено n слов циклического кода БЧХ с блоковой длиной n₁ и информационной - k₁+k₂. Этот код будет иметь вполне определенное гарантированное минимальное кодовое расстояние и обладать определенными корректирующими свойствами.

Третья последовательность с₃, с которой складываются слова БЧХ, будет постоянная для всех слов последовательность длины n₁ бит, нарушающая циклические свойства кода БЧХ. Такой последовательностью может быть любая последовательность, не являющаяся кодовым словом кода БЧХ, например последовательность 10000...000.

На приемной стороне входная последовательность, сформированная в виде суммы трех последовательностей, поступает на информационный вход устройства цикловой синхронизации. При этом входная последовательность записывается в регистр задержки 1 и одновременно поступает на вход узла обнаружения ошибок 2, состоящего из двух последовательно соединенных первого фильтра 3 и второго фильтра 4 Хаффмена и регистра синдрома 5.

В фильтрах 3, 4 Хаффмена осуществляется умножение входной последовательности на проверочные многочлены кодов БЧХ и РМ-h₁(x) и h₂(x). Таким образом, в первом фильтре 3 Хаффмена вычисляется синдром кода БЧХ или последовательности с₁, а во втором фильтре 4 - синдром кода РМ или последовательности c₂.

При поступлении безошибочного слова синдром кода равен нулю и в регистре синдрома 5 будет записана комбинация d₀, соответствующая преобразованной в фильтрах 3 и 4 Хаффмена последовательности c₃.

Предлагаемое устройство осуществляет синхронизацию не только по безошибочным словам кода БЧХ, как в известном устройстве, но и по словам кода, принятым с ошибками.

При поступлении на вход слова с ошибками, кратность которых лежит в пределах исправляющей способности кода, в регистре синдрома 5 будет записана комбинация из некоторого множества {d_i}, соответствующая преобразованной в фильтрах 3, 4 Хаффмена последовательности c₃ и вектора ошибок.

Блок дешифраторов 10 при обнаружении комбинации d₀ либо комбинации из множества {d_i} выдает сигнал разрешения записи на вход ОЗУ 15.

В этот момент времени в регистре 7 второго фильтра 4 Хаффмена находится комбинация, однозначно соответствующая последовательности c₂, поскольку последовательность с₁ снимается первым фильтром 3 Хаффмена, а последовательность с₃ является постоянной.

Эта комбинация с выхода регистра 7 подается на вход блока сумматоров 14 по модулю два. В блоке сумматоров 14 осуществляется коррекция разрядов рассматриваемой комбинации, так чтобы на выходе блока сумматоров 14 по модулю два была комбинация, соответствующая номеру слова кода БЧХ. Для этого блок дешифраторов 10 путем распознавания комбинации синдрома в регистре синдрома 5 определяет вектор ошибок и выдает соответствующие корректирующие сигналы на вторые входы блока сумматоров 14 по модулю два.

Структура блока дешифраторов 10 соответствует комбинациям синдрома для исправляемых векторов ошибок. Комбинации синдрома, которые следует распознавать, получаются путем вычисления синдрома для каждого из требуемых векторов ошибок. Пример построения блока дешифраторов ошибок представлен в [3].

Скорректированная комбинация с выхода блока сумматоров 14 поступает на первый вход блока сравнения номеров 13. На второй вход блока сравнения номеров 13 поступают сигналы со старших разрядов счетчика 11.

Счетчик 11 работает на тактовой частоте, поступающей по входу синхронизации устройства. Частота тактов равна скорости поступления информации на вход устройства.

Счетчик 11 состоит из двух частей: младшие разряды имеют коэффициент пересчета, равный длине слова кода БЧХ - n₁, старшие разряды изменяются по сигналу переноса с младших разрядов и считают количество слов кода БЧХ, поступающих на вход устройства. Количество старших разрядов счетчика выбирается так, чтобы обеспечить счет всех n слов кода БЧХ каскадного кода.

В блоке сравнения номеров 13 вычисляется разность между номерами кодовых слов, вычисленных по принятым кодовым словам и отсчитанных счетчиком 11. Для правильно принятых кодовых слов эта разность должна быть постоянной, поскольку старшие разряды счетчика 11 изменяются синхронно с номерами кодовых слов, поступающих на вход устройства кодовой цикловой синхронизации.

Выход блока сравнения номеров 13 соединен с адресными входами ОЗУ 15. Остальные адресные входы ОЗУ 15 соединены с младшими разрядами счетчика 11. Таким образом, на адресный вход ОЗУ 15 поступают сигналы, определяющие фазу принятых кодовых слов или местоположение слов кода БЧХ в каскадном коде.

В ОЗУ 15 по каждому адресу, соответствующему фазе принятых кодовых слов, хранится количество принятых кодовых слов. По сигналу установки, который на схеме не показан, содержимое ОЗУ 15 обнуляется. С поступлением очередного кодового слова к содержимому ОЗУ 15, соответствующему количеству кодовых слов, принятых с данной фазой, с помощью полного сумматора 19 добавляется единица, и это новое значение числа кодовых слов с совпавшей фазой записывается в ОЗУ 15. В регистре числа совпадений 16 хранится максимальное число совпадений фаз кодовых слов. Запись максимального числа совпадений в регистр числа совпадений 16 осуществляется следующим образом. Новое число совпавших фаз с выхода полного сумматора 19 поступает на вход блока сравнения 20, на второй вход которого подается максимальное число совпадений с выхода регистра совпадений 16. Если новое число совпадений больше старого, на выходе блока сравнения 20 возникает сигнал разрешения и новое число совпадений записывается в регистр числа совпадений 16. Если число совпадений фаз кодовых слов превысит заданную величину, на выходе порогового блока 21 возникает сигнал разрешения, поступающий на вход 1 счетчика синхронизации 17. По этому сигналу осуществляется установка счетчика синхронизации 17 в состояние, соответствующее номеру последнего принятого кодового слова. При этом номер последнего кодового слова, при котором произошло превышение порога, с выхода блока сумматоров 14 по модулю два поступает на установочные входы 2 счетчика синхронизации 17. По сигналу разрешения младшие разряды счетчика синхронизации 17 устанавливаются в 0, а в старшие - записывается номер последнего кодового слова.

Полный объем счетчика синхронизации 17 равен n кодовым словам кода БЧХ или n•n₁. На тактовый вход счетчика синхронизации 17 подается тактовая частота с входа синхронизации устройства кодовой цикловой синхронизации, равная скорости поступления информации на вход этого устройства, и по окончании приема всех слов кода БЧХ каскадного кода на выходе счетчика синхронизации 17 возникает сигнал переполнения.

По этому сигналу генератор 18 синхронизирующей последовательности начинает вырабатывать синхронизирующую последовательность, равную сумме последовательностей с₂ и с₃.

Синхронизирующая последовательность подается на вход 1 выходного сумматора 12 по модулю два.

Число разрядов регистра задержки 1 выбрано равным длине всего каскадного кода, и в момент начала синхронизирующей последовательности на вход 2 выходного сумматора 12 по модулю два поступают кодовые слова каскадного кода.

Синхронизирующая последовательность снимается с кодовых слов, и на информационный выход устройства кодовой цикловой синхронизации поступают слова исходного кода БЧХ или последовательность с₁.

Одновременно сигнал переполнения с выхода счетчика синхронизации 17 поступает на выход синхронизации устройства кодовой цикловой синхронизации, сопровождая начало каскадного кода.

Цикловая синхронизация осуществляется по мажоритарному принципу. При этом для окончательного решения требуется совпадение определенного числа номеров и фаз принятых кодовых слов, превышающее установленный порог.

Порог срабатывания порогового блока выбирается таким образом, чтобы обеспечить высокую достоверность принятия решения о цикловой синхронизации.

Чем большее количество номеров и фаз, переданных различными словами кода БЧХ, совпало, тем выше достоверность синхронизации.

Достигаемым техническим результатом устройства кодовой цикловой синхронизации является повышение помехоустойчивости.

Цикловая синхронизация в предлагаемом изобретении выполняется не только по безошибочным кодовым словам, как в известном устройстве, но и по кодовым словам с ошибками, на определение которых настроен блок дешифраторов. Это повышает помехоустойчивость цикловой синхронизации и позволяет осуществлять синхронизацию при более высоком уровне помех в канале связи, где количество неискаженных кодовых слов уменьшается.

Цикловая синхронизация осуществляется по всем номерам и фазам принятых кодовых слов. В известном устройстве используется ограниченное число номеров и фаз, поскольку при увеличении количества номеров и фаз сложность известного устройства увеличивается. Увеличение числа номеров и фаз, по которым осуществляется синхронизация, в заявляемом устройстве также обеспечивает возможность синхронизации при более высоком уровне помех в канале связи и увеличивает помехоустойчивость устройства.

Источники информации
1. Авторское свидетельство СССР 461480, кл. H 04 L 7/02, опубл. 1972.

2. Авторское свидетельство СССР 849521, кл. H 04 L 7/08, опубл. 1981.

3. Кларк Дж., мл., Кейн Дж. Кодирование с исправлением ошибок в системах цифровой связи: Пер с англ. - М.: Радио и связь, 1987, стр. 96-101.

Изобретение относится к системам передачи дискретной информации и может быть использовано для цикловой синхронизации в системах помехоустойчивой защиты информации, в которых применяются корректирующие, в частности каскадные коды. Технический результат - повышение помехоустойчивости цикловой синхронизации сообщений и обеспечение возможности работы устройства в каналах с высоким уровнем помех. Технический результат достигается за счет введения оперативного запоминающего устройства (ОЗУ), блока сумматоров по модулю два, блока сравнения номеров, полного сумматора, регистра числа совпадений, блока сравнения, счетчика синхронизации. При этом первый выход блока дешифраторов соединен с входом блока сумматоров по модулю два, остальные входы которого соединены с выходами регистра второго фильтра Хаффмена, второй выход блока дешифраторов соединен с входом разрешения записи ОЗУ, выходы блока сумматора по модулю два являются входами блока сравнения номеров, другие входы которого соединены со старшими разрядами счетчика, выход блока сравнения номеров соединен со старшими разрядами адресного входа ОЗУ, младшие разряды адресного входа которого соединены с младшими разрядами счетчика, тактовый вход счетчика соединен с входом синхронизации устройства, а также с тактовым входом счетчика синхронизации, установочные входы которого соединены с выходами блока сумматора по модулю два, разрешающий вход счетчика синхронизации соединен с выходом порогового блока, выход ОЗУ соединен с входом полного сумматора, на второй вход которого постоянно подана логическая "1", выход полного сумматора соединен с информационным входом ОЗУ, а также информационным входом регистра числа совпадений и входом блока сравнения, второй вход которого соединен с выходом регистра числа совпадений, а выход блока сравнения соединен с разрешающим входом регистра числа совпадений, выход которого соединен также с входом порогового блока, выход счетчика синхронизации соединен с разрешающим входом генератора синхронизирующей последовательности, а также соединен с выходом синхронизации устройства. 1 ил.

Устройство кодовой цикловой синхронизации, содержащее регистр задержки, узел обнаружения ошибок, блок дешифраторов, счетчик, пороговый блок, генератор синхронизирующей последовательности, выходной сумматор по модулю два, причем регистр задержки и узел обнаружения ошибок объединены по входу и соединены с информационным входом устройства, узел обнаружения ошибок выполнен в виде двух последовательно соединенных фильтров Хаффмена и регистра синдрома, причем каждый фильтр Хаффмена состоит из последовательно соединенных регистра и сумматора по модулю два, вход регистра синдрома соединен с выходом второго фильтра Хаффмена, а выход соединен с входом блока дешифраторов, выход генератора синхронизирующей последовательности соединен с первым входом выходного сумматора по модулю два, второй вход которого соединен с выходом регистра задержки, а выход соединен с информационным выходом устройства, отличающееся тем, что содержит оперативное запоминающее устройство (ОЗУ), блок сумматоров по модулю два, блок сравнения номеров, полный сумматор, регистр числа совпадений, блок сравнения, счетчик синхронизации, при этом первый выход блока дешифраторов соединен с входом блока сумматоров по модулю два, остальные входы которого соединены с выходами регистра второго фильтра Хаффмена, второй выход блока дешифраторов соединен с входом разрешения записи ОЗУ, выходы блока сумматора по модулю два соединены с входами блока сравнения номеров, другие входы которого соединены со старшими разрядами счетчика, выход блока сравнения номеров соединен со старшими разрядами адресного входа ОЗУ, младшие разряды адресного входа которого соединены с младшими разрядами счетчика, тактовый вход счетчика соединен с входом синхронизации устройства, а также с тактовым входом счетчика синхронизации, установочные входы которого соединены с выходами блока сумматора по модулю два, разрешающий вход счетчика синхронизации соединен с выходом порогового блока, выход ОЗУ соединен с входом полного сумматора, на второй вход которого постоянно подана логическая "1", выход полного сумматора соединен с информационным входом ОЗУ, а также информационным входом регистра числа совпадений и входом блока сравнения, второй вход которого соединен с выходом регистра числа совпадений, а выход блока сравнения соединен с разрешающим входом регистра числа совпадений, выход которого соединен также с входом порогового блока, выход счетчика синхронизации соединен с разрешающим входом генератора синхронизирующей последовательности, а также соединен с выходом синхронизации устройства.