ПОМЕХОУСТОЙЧИВЫЙ ИМПУЛЬСНЫЙ ДЕТЕКТОР ЧАСТОТНО-МОДУЛИРОВАННЫХ СИГНАЛОВ Российский патент 2009 года по МПК H03D13/00 H03D3/04 H04L27/156 

Изобретение относится к устройствам демодуляции частотно-модулированных сигналов путем подсчета или интегрирования периодов колебаний.

Известен импульсный детектор аналогового частотно-модулированного сигнала [Г.В.Горелов, А.А.Волков, В.И.Шелухин. Каналообразующие устройства железнодорожной телемеханики и связи. Учеб. для вузов ж.д. транспорта. - М.: Транспорт, 1997. - С.148-151], включающий ограничитель амплитуды, дифференцирующую цепь, двухполупериодный выпрямитель, одновибратор и демодулятор.

Недостатком данного устройства является то, что он обладает низкой помехоустойчивостью, из-за которой понижается разборчивость речи, потому что часть помех проникает в выходной сигнал низкой частоты.

Известен также импульсный частотно-фазовый детектор (Заявка РФ №2003108225, МПК 7 H03D 13/00) - прототип, включающий триггеры, логический элемент ИЛИ, логический элемент И и интегратор.

Недостатком данного устройства является низкая помехоустойчивость, из-за которой понижается разборчивость речи, потому что часть помех проникает в выходной сигнал низкой частоты.

Целью изобретения является повышение помехоустойчивости и разборчивости речи.

Указанная цель достигнута тем, что в предлагаемом устройстве импульсы, поступающие с ограничителя амплитуды, объединяют в один импульс, длительность которого прямо пропорциональна частоте частотно-модулированного сигнала.

Сущность изобретения заключается в том, что первый вход логического элемента И соединен с выходом дополнительно включенного в схему ограничителя амплитуды, а к выходу логического элемента И дополнительно присоединен счетчик, первый и последний выходы которого соединены со входами триггера, к прямому выходу которого последовательно подключены два последовательно соединенные друг с другом интегратора, выполненных на операционных усилителях, при этом в цепь обратной связи первого интегратора включен диод, а к инверсному выходу триггера подключен элемент времени, выход которого соединен со вторым входом логического элемента И.

На фиг.1 представлена схема помехоустойчивого импульсного детектора частотно-модулированных сигналов, состоящего из ограничителя амплитуды 1, выход которого соединен с первым входом логического элемента 2, к выходу которого подключен счетчик 3, первый 4 и последний 5 выходы которого соединены со входами триггера 6. К прямому выходу 7 триггера 6 последовательно подключены два интегратора 14 и 17, собранных на операционных усилителях 11 и 16, в цепь обратной связи первого интегратора 14 включен диод 13. К инверсному выходу 8 триггера 6 подключен элемент времени 9, выход соединен с вторым входом логического элемента 2.

На фиг.2 представлена диаграмма преобразования сигнала при прохождении его через детектор частотно-модулированных сигналов с графиками зависимости сигнала от времени: U_выхУПЧ - с выхода усилителя промежуточной частоты УПЧ (на чертеже не представлен), U_вых1 - с выхода ограничителя амплитуды 1, U_вых7 - напряжения на прямом выходе триггера 6, U_вых8 - напряжения на инверсном выходе триггера 6, U_вых14 и U_вых17 - напряжения на выходах интеграторов 14 и 17.

Предлагаемое устройство работает следующим образом.

На ограничитель амплитуды 1 с усилителя промежуточной частоты УПЧ (на чертеже не представлен) поступает сигнал, искаженный паразитной амплитудной модуляцией U_выхУПЧ. Ограничитель амплитуды 1 превращает частотно-модулированный сигнал в последовательность прямоугольных разнополярных импульсов U_вых1 с частотой повторения, равной частоте частотно-модулированного сигнала.

Эти импульсы U_вых1 проходят через логический элемент 2 на вход счетчика 3, который настроен на заданное число импульсов N. При появлении единицы на выходе логического элемента 2 счетчик 3 начинает считать импульсы.

На выходах счетчика 3 последовательно появляются единичные сигналы. Первым единичным сигналом включается триггер 6, на его прямом выходе 7 появляется единица, начинает формироваться прямоугольный импульс U_вых7, который объединяет импульсы, поступающие на вход счетчика 3, в один импульс, длительность которого прямо пропорциональна частоте частотно-модулированного сигнала. Когда счетчик 3 досчитывает до заданного числа N, на его последнем выходе 5 появляется единица, по этому сигналу опрокидывается триггер 6, следовательно, на его инверсном выходе 8 появится единица U_вых8, а на прямом выходе 7 - ноль U_вых7.

С появлением единицы на инверсном выходе 8 триггера 6, она поступает на вход элемента времени 9. В течение фиксированного промежутка времени, равного, например, трем периодам частотно-модулированного сигнала, на выходе элемента времени 9 формируется нулевой сигнал, который поступает на второй вход логического элемента 2. На это же время прекращается поступление импульсов на вход счетчика 3.

При установлении нулевого сигнала на входе элемента времени 9 снова появляется единица на его выходе, и счетчик 3 возобновляет подсчет импульсов, то есть начинается формирование нового импульса.

К прямому выходу 7 триггера 6 последовательно подключены два интегратора 14 и 17, собранные на операционных усилителях 11 и 16. Интегратор 14 формирует пилообразное напряжение U_вых14, а диод 13, включенный в цепь обратной связи его, служит для того, чтобы при поступлении нуля с выхода 7 триггера 6 напряжение на выходе первого интегратора 14 резко падало до нуля. Второй интегратор 17 из пилообразного напряжения U_вых14, поступающего на его вход с выхода первого интегратора 14, формирует низкочастотный сигнал U_вых17, который поступает на усилитель низкой частоты УНЧ (на чертеже не представлен).

Таким образом, применение предлагаемого устройства позволяет повысить помехоустойчивость за счет объединения заданного числа импульсов N, поступающих на вход счетчика 3, в один импульс, длительность которого прямо пропорциональна частоте частотно-модулированного сигнала, при этом исключается возможность проникновения помехи в каждый импульс, сформированный на выходе 7 триггера 6, так как после срабатывания триггера 6 помехи перестают оказывать влияние на сигнал. За счет уменьшения уровня помех на выходе предлагаемого помехоустойчивого импульсного детектора частотно-модулированных сигналов повышается разборчивости речи.

Изобретение относится к устройствам демодуляции частотно-модулированных сигналов путем подсчета или интегрирования периодов колебаний. Техническим результатом является повышение помехоустойчивости и разборчивости речи. В предлагаемом устройстве импульсы, поступающие с ограничителя амплитуды (ОА) (1), объединяют в один импульс, длительность которого прямо пропорциональна частоте частотно-модулированного сигнала. Сущность изобретения заключается в том, что первый вход логического элемента (ЛЭ) И (2) соединен с выходом дополнительно включенного в схему ОА (1), а к выходу ЛЭ И (2) дополнительно присоединен счетчик (СЧ) (3), первый и последний выходы которого соединены со входами триггера (Т) (6), к прямому выходу которого последовательно подключены два последовательно соединенные друг с другом интегратора (14, 17), выполненных на операционных усилителях (11, 16), при этом в цепь обратной связи первого интегратора (14) включен диод (13), а к инверсному выходу Т (6) подключен элемент времени (9), выход которого соединен со вторым входом ЛЭ И (2). Таким образом, повышение помехоустойчивости достигается за счет объединения заданного числа импульсов N, поступающих на вход СЧ (3), в один импульс, длительность которого прямо пропорциональна частоте частотно-модулированного сигнала, при этом исключается возможность проникновения помехи в каждый импульс, сформированный на выходе (7) Т (6), так как после срабатывания Т (6) помехи перестают оказывать влияние на сигнал. За счет уменьшения уровня помех повышается разборчивость речи. 2 ил.

Помехоустойчивый импульсный детектор частотно-модулированных сигналов, содержащий логический элемент И, логический элемент ИЛИ, триггеры и интегратор, отличающийся тем, что первый вход логического элемента И соединен с выходом дополнительно включенного в схему ограничителя амплитуды, а к выходу логического элемента И дополнительно присоединен счетчик, первый и последний выходы которого соединены со входами триггера, к прямому выходу которого последовательно подключены два последовательно соединенные друг с другом интегратора, выполненных на операционных усилителях, при этом в цепь обратной связи первого интегратора включен диод, а к инверсному выходу триггера подключен элемент времени, выход которого соединен со вторым входом логического элемента И.