РЕЛЕЙНЫЙ РЕГУЛЯТОР Российский патент 2010 года по МПК G05B11/26 

Предполагаемое изобретение относится к технике автоматического управления, в частности к технике формирования управляющих сигналов, и может быть использовано, например, в резервированных системах управления космическими летательными аппаратами.

Известен релейный регулятор [1], содержащий аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, триггер и мультиплексор, выходы которого подключены соответственно к шинам положительного и отрицательного управляющего сигнала. Этот регулятор не вносит запаздывания в систему управления и не уменьшает область устойчивости.

Недостаток этого регулятора состоит в том, что он не обладает достаточной надежностью. Так при одном отказе какого-либо элемента релейный регулятор не обеспечивает выполнение своих функций, а система управления теряет свою работоспособность.

Наиболее близким техническим решением к релейному регулятору является устройство [2], содержащее (2m+1) (m=1, 2, …) каналов, а в каждом канале - аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, элемент исключающее ИЛИ, первый и второй мажоритарные элементы, первый элемент ИЛИ, триггер и мультиплексор, выходы которого подключены соответственно к шинам положительного и отрицательного управляющего сигнала.

Недостаток этого релейного регулятора состоит в том, что при некоторых единичных отказах в одном из каналов он может формировать ложный выходной сигнал, определяемый характеристиками отказавшего канала.

Задача изобретения - повышение надежности релейного регулятора.

Эта задача достигается тем, что в релейный регулятор, содержащий (2m+1) (m=1, 2, …) каналов, а в каждом канале - аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, элемент исключающее ИЛИ, первый и второй мажоритарные элементы, первый элемент ИЛИ, триггер и мультиплексор, выходы которого подключены соответственно к шинам положительного и отрицательного управляющего сигнала, вход АЦП соединен с входом релейного регулятора, а выходы регистра данных АЦП соединены с соответствующими входами регистра адреса ЗУ, выходы регистра данных которого соединены с соответствующими входами регистра первого сравниваемого числа цифрового компаратора, входы регистра второго сравниваемого числа которого соединены с соответствующими выходами счетчика импульсов, выход цифрового компаратора соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом элемента исключающее ИЛИ, первый вход которого соединен с выходом триггера, первым входом первого мажоритарного элемента и соответствующими входами первого мажоритарного элемента других каналов, второй вход элемента исключающее ИЛИ соединен с выходом первого мажоритарного элемента, входом старшего разряда регистра адреса ЗУ и сигнальным входом мультиплексора, управляющий вход которого соединен с выходом второго мажоритарного элемента, первый вход которого соединен с выходом знакового разряда регистра данных АЦП и соответствующими входами второго мажоритарного элемента других каналов, в каждый канал дополнительно введены второй элемент ИЛИ и одновибратор, выход которого соединен с первым входом второго элемента ИЛИ, а вход одновибратора подключен к выходу первого элемента ИЛИ и второму входу второго элемента ИЛИ, выход которого соединен с R-входом счетчика импульсов и со счетным входом триггера.

На фиг.1: 1 - вход релейного регулятора, 2 - аналого-цифровой преобразователь (АЦП), 3 - запоминающее устройство (ЗУ), 4 - цифровой компаратор, 5 - триггер, 6 - счетчик импульсов, 7 - генератор импульсов, 8 - мультиплексор, 9 - шина положительного управляющего сигнала, 10 - шина отрицательного управляющего сигнала, 11 - первый мажоритарный элемент, 12 - первый элемент ИЛИ, 13 - элемент исключающее ИЛИ, 14 - второй мажоритарный элемент, 15 - одновибратор, 16 - второй элемент ИЛИ, 17 - первый канал, 18 - второй канал, 19 - (2m+1)-й (m=1, 2, …) канал.

Вход 1 в каждом канале релейного регулятора соединен с входом аналого-цифрового преобразователя 2, выходы регистра данных которого соединены с соответствующими входами регистра адреса запоминающего устройства 3, вход старшего разряда которого соединен с выходом первого мажоритарного элемента 11, сигнальным входом мультиплексора 8 и вторым входом элемента исключающее ИЛИ 13, первый вход которого соединен с выходом триггера 5, с первым входом первого мажоритарного элемента 11 и с соответствующими входами первого мажоритарного элемента 11 других каналов. Выходы регистра данных ЗУ 3 подключены к соответствующим входам регистра первого сравниваемого числа цифрового компаратора 4, входы регистра второго числа которого подключены к соответствующим выходам счетчика 6. Выход цифрового компаратора 4 соединен с первым входом первого элемента ИЛИ 12, второй вход которого соединен с выходом элемента исключающее ИЛИ 13, выход первого элемента ИЛИ 12 соединен с входом одновибратора 15 и вторым входом второго элемента ИЛИ 16, первый вход которого соединен с выходом одновибратора 15, выход второго элемента ИЛИ 16 соединен со счетным входом триггера 5. Выходы мультиплексора 8 подключены к шинам положительного 9 и отрицательного 10 управляющего сигнала, управляющий вход мультиплексора 8 соединен с выходом второго мажоритарного элемента 14, первый вход которого соединен с выходом знакового разряда регистра данных АЦП 2 и с соответствующими входами второго мажоритарного элемента 14 других каналов.

Релейный регулятор работает следующим образом. Для простоты будем рассматривать трехканальный релейный регулятор (m=1). Пусть на входы 1 каждого канала релейного регулятора подаются соответственно входные сигналы U₁, U₂, U₃. Эти сигналы поступают на вход АЦП 2 соответственно первого 17, второго 18 и третьего 19 каналов и преобразуются в n-разрядный код, который фиксируется в регистре данных АЦП 2 соответствующего канала. В этих регистрах n-й разряд определяет знак входного сигнала, а разряды с 1 по (n-1) - значение (модуль) A_i(i=1, 2, 3) соответствующего входного сигнала U_i. Если Δt время преобразования АЦП, то в течение этого времени состояние регистра данных АЦП 2 остается неизменным. Код числа Д поступает на регистр адреса ЗУ 3, на старший n-й разряд которого подается выходной сигнал первого мажоритарного элемента 11. Состояние триггера 5 определяет на данный момент времени t_k=kΔt(k=1, 2, …) формирование длительности τ_Д или паузы τ_П выходного управляющего сигнала.

Если F_i - выходной сигнал триггера 5, то F_i=1 соответствует формированию длительности τ_Д, F_i=0 соответствует формированию паузы τ_П управляющего сигнала. Сигналы F_i поступают на соответствующие входы первого мажоритарного элемента 11 всех каналов. Выходной сигнал Fm первого мажоритарного элемента 11 каждого канала определяет формирование длительности τ_Д или паузы τ_П управляющего сигнала. Связь между выходным сигналом F_M первого мажоритарного элемента 11 и выходными сигналами F_i триггера 5 всех каналов определяется соотношением (1)

где функция М означает мажоритарный выбор значения большинства (m+1) функций F_i из возможного числа значений (2m+1). Аналогично формируется выходной сигнал S второго мажоритарного элемента 14, определяющего знак входного сигнала.

Если выходной сигнал первого мажоритарного элемента 11 F_M=1, а сигналы U_i>0, то выходной сигнал второго мажоритарного элемента 14 S=0 и выходной сигнал F₊ мультиплексора 8 формируется на шине 9 положительного управляющего сигнала. При F_M=1 формируется сигнал F₊=1, длительность τ_Д которого определяется величиной сигнала U_i. При F_M=0 сигнал F₊=0 (формируется пауза τ_п управляющего сигнала, определяемая величиной сигнала U_i). Если сигналы U_i<0, то сигнал S=1 и выходной сигнал F_- мультиплексора 8 формируется на шине 10 отрицательного управляющего сигнала аналогично формированию положительного управляющего сигнала.

Выходной сигнал C_i цифрового компаратора 4 формируется следующим образом. Если значение числа D₁, записанного в регистр первого сравниваемого числа цифрового компаратора 4, больше значения D₂, записанного в регистр второго сравниваемого числа, то сигнал C_i=0, или

В запоминающем устройстве 3 каждого канала хранится массив Мτ_Д заданных значений длительности τ_Д и массив Мτ_П заданных значений паузы τ_П. Пусть на вход 1 каждого канала поступают близкие по значению входные сигналы соответственно U₁, U₂, U₃, причем, U₁>U₂>U₃. Задача релейного регулятора состоит в том, чтобы сформировать выходные управляющие сигналы F₊ и F_- таким образом, чтобы эти сигналы формировались синхронно в каждом канале, а значения длительности τ_д и паузы τ_П выходного управляющего сигнала определялись средним из трех входных сигналов, в рассматриваемом случае сигналом U₂. Будем предполагать, что с увеличением сигнала U₁ происходит увеличение длительности τ_Д и уменьшение паузы τ_П управляющего сигнала.

Формирование длительности τ_Д управляющего сигнала в каждом канале начинается при переходе триггера 5 в единичное состояние (F_i=1) и выходном сигнале F_M=1 первого мажоритарного элемента 11. При переходе триггера 5 в единичное состояние выходной сигнал C_i=1 цифрового компаратора 4, проходя через первый элемент ИЛИ 12 и второй элемент ИЛИ 16, производит обнуление счетчика импульсов 6, в результате выполняются условия (2), и счетчик импульсов 6 начинает считать импульсы с генератора 7. Состояние цифрового компаратора 4 (C_i=0) не изменится до тех пор, пока не выполнятся условия (3), т.е. пока длительность τ_Д не станет равной заданной. В этот момент времени C_i=1, а триггер 5 переходит в нулевое состояние (F_i=0).

Пусть в некоторый момент времени происходит формирование длительности τ_Д управляющего сигнала. В этом случае F_M=1, F_i=1, выходные сигналы цифрового компаратора 4 и элемента исключающее ИЛИ 13 равны нулю. Выходной сигнал первого 12 и второго 16 элементов ИЛИ также равен нулю, и на вход счетчика импульсов 6 каждого канала поступают импульсы с генератора 7. В соответствии со сделанным предположением формируемые длительность τ_Д1 и пауза τ_П2 в первом канале 17, формируемые длительность τ_Д2 и пауза τ_П2 во втором канале 18 и формируемые длительность τ_Д3 и пауза τ_П3 в третьем канале 19 связаны соотношением τ_Д1>τ_Д2>τ_Д3, τ_П1<τ_П2<τ_П3. Условия (3) первыми будут выполнены при формировании длительности τ_Д3, т.е. в третьем канале 19. В этом случае выходной сигнал триггера 5 третьего канала 19 F₃=0, а так как согласно (1) F_M=1, то выходной сигнал элемента исключающее ИЛИ 13 этого канала будет равен единице. На выходе первого элемента ИЛИ 12 появляется высокий уровень, который поступает на вход второго элемента ИЛИ 16 и вход одновибратора 15, формирующего одиночный импульс. На выходе второго элемента ИЛИ 16 возникает высокий уровень, который удерживает счетчик импульсов 6 в нулевом состоянии до тех пор, пока сигнал Fm не станет равным нулю. Это произойдет в тот момент, когда выполнятся условия (3) при формировании длительности τ_Д2, т.е. во втором канале 18. С этого момента времени F₂=0 и согласно (1) F_M=0. Так как F₁=1, F_M=0, то выходной сигнал элемента исключающее ИЛИ 13 первого канала 17 будет иметь высокий уровень и на выходе первого 12 и второго 16 элементов ИЛИ появляется также высокий уровень, который переводит триггер 5 в нулевое состояние. Одновибратор 15 обеспечивает необходимую длительность выходного сигнала второго элемента ИЛИ 16 для обнуления счетчика импульсов 7 и перехода триггера 5 в нулевое состояние. В это же время заканчивается формирование длительности импульса τ_Д и начинается формирование паузы τ_П, т.е. длительность τ_Д управляющего сигнала F₊ равна длительности τ_Д2, определяемой сигналом U₂.

С момента появления сигнала F_M=0 начинается формирование паузы τ_П управляющего сигнала F₊, и с этого момента выходной сигнал элемента ИЛИ 12 всех каналов имеет низкий уровень, вследствие чего счетчики импульсов 6 этих каналов начинают воспринимать импульсы генератора 7, формируя тем самым паузу τ_П управляющего сигнала F₊. Условия (3) первыми выполняются для сигнала U₁. В этот момент вырабатывается сигнал C₁=1, и триггер 5 первого канала 17 переходит в единичное состояние (F₁=1). Так как F₁=1, F_M=0, то выходной сигнал элемента исключающее ИЛИ 13 этого канала будет равен единице. На R-вход счетчика импульсов 6 будет подан высокий уровень, что приводит к удержанию счетчика импульсов 6 в нулевом состоянии до тех пор, пока сигнал F_M не станет равным единице. Условия (3) вторыми выполняются для сигнала U₂. В этот момент вырабатывается сигнал С₂=1, и триггер 5 второго канала 18 переходит в единичное состояние (F₂=1). Так как сигналы F₁=1, F₂=1, то согласно (1) F_M=1 и релейный регулятор переходит в режим формирования длительности τ_Д управляющего сигнала F+. В этот момент F₃=0, F_M=1 и на выходе элемента исключающее ИЛИ 13 третьего канала 19 появляется высокий уровень, который формирует на выходе второго элемента ИЛИ 16 также высокий уровень, переводящий триггер 5 третьего канала 19 в единичное состояние. Таким образом, сформированная пауза τ_П управляющего сигнала F₊ определяется сигналом U₂ и равна τ_П2. Итак, в рассматриваемом случае формирование длительности τ_Д и паузы τ_П управляющего сигнала F₊ осуществляется сигналом U₂.

Аналогично производится формирование длительности τ_Д и паузы τ_П управляющего сигнала при отрицательных сигналах U_i<0. В этом случае n-й знаковый разряд АЦП 2 переходит в единичное состояние и выходной сигнал второго мажоритарного элемента 14 каждого канала S=1. Выходной сигнал F_- мультиплексора 8 формируется теперь на шине 10 отрицательного управляющего сигнала аналогично описанному выше формированию положительного управляющего сигнала.

Отметим, что в момент начала формирования длительности τ_Д или паузы τ_П управляющего сигнала триггеры 5 всех каналов устанавливаются в требуемое состояние.

Рассмотрим возможные случаи отказа в каком-либо канале релейного регулятора. При этом релейный регулятор считается исправно работающим, если, по крайней мере, (m+1) канала формируют управляющий сигнал синхронно и в соответствии с изменяющимся входным сигналом U_i. В резервированных системах управление релейными исполнительными органами осуществляется обычно путем формирования обобщенного мажорированного сигнала по правилу (1). В этом случае исправно работающие (m+1) канала обеспечивают детерминированное управление. Пусть, например, в первом канале 17 отказал триггер 5 и его выходной сигнал F₁=1 вне зависимости от его входного сигнала С₁. В этом случае при формировании длительности τ_Д (пусть в этот момент времени F₂=1, F₃=1) сначала формируется сигнал С₃=1, переводя триггер 5 третьего канала 19 в нулевое состояние (F₃=0), а затем формируется сигнал С₂=1, переводя триггер 5 второго канала 18 в нулевое состояние (F₂=0). С этого момента времени выходной сигнал первого мажоритарного элемента 11 всех каналов F_M=0, и начинается формирование паузы τ_П управляющего сигнала. В зависимости от соотношения близких по значению сигналов U₂ и U₃ формируется либо сигнал С₂=1, либо сигнал С₃=1, переводя либо триггер 5 второго канала 18, либо триггер 5 третьего канала 19 в единичное состояние. С этого момента времени выходной сигнал первого мажоритарного элемента 11 всех каналов F_M=1 и начинается формирование длительности τ_Д управляющего сигнала. Таким образом, формирование длительности τ_Д и паузы τ_П управляющего сигнала осуществляется входным сигналом исправно работающего канала.

При других вариантах отказа в любом канале, например, при отказе мультиплексора 8 первого канала 17 (постоянно формируется управляющий сигнал F₊=1), по крайней мере, два канала из рассматриваемых трех формируют управляющий сигнал, в соответствии с входным сигналом исправно работающих каналов. Таким образом, при любом отказе в одном канале релейного регулятора в случае m=1 работоспособность релейного регулятора не нарушается. При других значениях m работоспособность релейного регулятора не нарушается при отказах в m каналах из (2m+1).

Рассмотрим отказ такого типа, когда в одном из отказавших каналов формирование управляющего сигнала F₊ и F_- происходит по закону, существенно отличающемуся от заданного (например, вследствие значительного увеличения частоты генератора 7 одного из каналов). В этом случае формируемые длительности τ_Д и паузы τ_П управляющего сигнала отказавшего канала будут существенно меньше заданных. В предлагаемом регуляторе формирование длительности τ_Д или паузы τ_П начинается всегда с момента установки триггеров 5 всех каналов в заданное состояние. А это означает, что формирование длительности τ_Д и паузы τ_П производится по срабатыванию двух каналов из трех, т.е. по срабатыванию исправно работающего канала.

В известном [2] регуляторе формирование длительности τ_Д или паузы τ_П начинается с момента установки триггеров 5 двух каналов из трех в заданное состояние, а это означает, что в случае рассматриваемого варианта отказа формирование длительности τ_Д и паузы τ_П производится по сигналам неисправного канала.

Отметим, что известный регулятор [2] при наиболее часто встречающихся отказах типа “обрыв” или “замыкание” обеспечивает заданное функционирование регулятора.

Таким образом, предлагаемый регулятор обеспечивает исправное функционирование при всех возможных видах отказа в любом из каналов.

Оценим надежность известного [2] и предлагаемого решения. Пусть надежность одного канала равна p, причем надежность генератора импульсов 7, входящего в состав канала, равна p₁, а надежность остальной части схемы этого канала равна p₂, при этом p=p₁p₂. Надежность Р_П предлагаемого решения можно оценить в виде

где C² _2m+1 - число сочетаний из (2m+1) по 2, C^m _2m+1 - число сочетаний из (2m+1) по m.

Надежность Р_И известного решения при учете возможной неисправности генератора импульсов можно оценить в виде

Пусть m=1, p₁=0,99, p₂=0,9. В этом случае из (4) и (5) соответственно имеем P_П=0,967, P_И=0,943. Таким образом, надежность предлагаемого регулятора P_П выше надежности известного регулятора P_И.

Предлагаемая совокупность признаков в рассмотренных авторами решениях не встречалась и не следует явным образом из уровня техники, что позволяет сделать вывод о соответствии технического решения критериям “новизна” и “изобретательский уровень”.

В качестве АЦП, ЗУ, цифрового компаратора могут быть использованы микросхемы типа 1113ПВ1, 556РТ5, 564ИП2, 564КП1. Реализация счетчика, триггера, элемента ИЛИ хорошо известна (например, 564ИЕ14, 564ТМ2, 564ГГ1).

Источники информации

1. Патент РФ №2141124, G05B 11/26, 1999 г.

2. Патент РФ №2342690, G05B 11/26, 2008 г.

Предлагаемое изобретение относится к технике автоматического управления, в частности к технике формирования управляющих сигналов. Технический результат заключается в повышении надежности. Релейный регулятор содержит в каждом из (2m+1) канале аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, счетчик импульсов, триггер, мультиплексор, первый и второй мажоритарные элементы, первый и второй элементы ИЛИ, одновибратор, элемент исключающее ИЛИ. Заданные параметры длительности тд и паузы тп управляющего сигнала как функции входного сигнала записаны в запоминающем устройстве, и благодаря непрерывному сравнению фактических величин с заданными релейный регулятор не вносит запаздывания в систему управления, а благодаря определенным связям достигается исправное функционирование релейного регулятора при отказах в m каналах регулятора. Предлагаемый релейный регулятор может быть использован в различных системах управления, в частности в системах управления космическими аппаратами. 1 ил.

Релейный регулятор, содержащий (2m+1) (m=1, 2, …) каналов, а в каждом канале аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, элемент исключающее ИЛИ, первый и второй мажоритарные элементы, первый элемент ИЛИ, триггер и мультиплексор, выходы которого подключены соответственно к шинам положительного и отрицательного управляющего сигнала, вход АЦП соединен с входом релейного регулятора, а выходы регистра данных АЦП соединены с соответствующими входами регистра адреса ЗУ, выходы регистра данных которого соединены с соответствующими входами регистра первого сравниваемого числа цифрового компаратора, входы регистра второго сравниваемого числа которого соединены с соответствующими выходами счетчика импульсов, выход цифрового компаратора соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом элемента исключающее ИЛИ, первый вход которого соединен с выходом триггера, первым входом первого мажоритарного элемента и соответствующими входами первого мажоритарного элемента других каналов, второй вход элемента исключающее ИЛИ соединен с выходом первого мажоритарного элемента, входом старшего разряда регистра адреса ЗУ и сигнальным входом мультиплексора, управляющий вход которого соединен с выходом второго мажоритарного элемента, первый вход которого соединен с выходом знакового разряда регистра данных АЦП и соответствующими входами второго мажоритарного элемента других каналов, отличающийся тем, что в каждый канал дополнительно введены второй элемент ИЛИ и одновибратор, выход которого соединен с первым входом второго элемента ИЛИ, а вход одновибратора подключен к выходу первого элемента ИЛИ и второму входу второго элемента ИЛИ, выход которого соединен с R-входом счетчика импульсов и со счетным входом триггера.