ИНТЕГРАЛЬНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ И-НЕ НА ОСНОВЕ СЛОИСТОЙ ТРЕХМЕРНОЙ НАНОСТРУКТУРЫ Российский патент 2012 года по МПК H01L27/04 B82B1/00 

Полезная модель относится к полупроводниковой микроэлектронике и наноэлектронике и может быть использована при создании логических интегральных схем с элементами нанометровых размеров.

Известна комплементарная биполярная схема И-НЕ, содержащая первый и второй логический транзистор первого типа проводимости и первый и второй инжектирующие транзисторы второго типа проводимости, а также подложку второго типа проводимости (Патент РФ №2094910, МПК H01L 27/04, опубл. 27.10.1997).

Недостатками известного устройства являются:

1. Низкое быстродействие за счет реализации схемы с помощью эпитаксиально-планарной технологии, предполагающей при технологической реализации наличие внутренних коллекторных и эмиттерных переходов для реализации транзисторных эффектов.

2. Низкая информационная плотность за счет формирования транзисторных эффектов в поверхностном слое полупроводникового кристалла.

3. Повышенная мощность потребления вследствие использования переходов диффузионного типа, имеющих большую площадь поверхности, чем поверхностные переходы, что приводит к потреблению дополнительной мощности.

Техническая задача, на решение которой направлена предлагаемая полезная модель, состоит в создании интегрального логического элемента И-НЕ на основе слоистой трехмерной наноструктуры, обладающего повышенным быстродействием и информационной плотностью и сниженной потребляемой мощностью.

Поставленная техническая задача решается тем, в интегральном логическом элементе И-НЕ на основе слоистой трехмерной наноструктуры, содержащем первый и второй логические транзисторы, первый и второй инжектирующие транзисторы и подложку, согласно предложенной полезной модели логическая структура выполнена наноразмерной со ступенчатым профилем, область I типа проводимости, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора, сформирована в виде нанослоя высотой не менее 3 нм на подложке высотой не менее 15 нм II типа проводимости, которая является эмиттером первого инжектирующего транзистора и эмиттером второго инжектирующего транзистора, область II типа проводимости, которая является коллектором второго инжектирующего транзистора и базой второго логического транзистора, сформирована в виде нанослоя высотой не менее 3 нм на области I типа проводимости, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора, область I типа проводимости, которая является коллектором второго логического транзистора, сформирована в виде нанослоя высотой не менее 10 нм на области II типа проводимости, которая является коллектором второго инжектирующего транзистора и базой первого логического транзистора, область II типа проводимости, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора, сформирована в виде нанослоя высотой не менее 10 нм на области I типа проводимости, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора, область I типа проводимости, которая является коллектором первого логического транзистора, сформирована в виде нанослоя высотой не менее 10 нм на области II типа проводимости, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора, входные области I типа проводимости, каждая из которых является эмиттером первого логического транзистора, сформированы в виде нанослоя высотой не менее 10 нм на области II типа проводимости, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора.

Технический результат, достижение которого обеспечивается реализацией всей заявленной совокупности существенных признаков, состоит в том, что создан новый тонкослойный интегральный логический элемент И-НЕ на основе слоистой трехмерной наноструктуры с вертикально ориентированными слоями, в котором рабочими переходами «база-эмиттер» и «база-коллектор» являются поверхностные переходы, которые обладают низкой мощностью потребления и наименьшими поверхностями переходов, что обеспечивает снижение потребляемой мощности и повышение быстродействия из-за снижения паразитных емкостей переходов.

Сущность заявляемой полезной модели поясняется фигурами, где

на фиг.1 приведена принципиальная обобщенная схема заявляемого интегрального логического элемента И-НЕ на основе слоистой трехмерной наноструктуры (вид спереди),

на фиг.2 приведена принципиальная обобщенная схема заявляемого интегрального логического элемента И-НЕ на основе слоистой трехмерной наноструктуры (вид справа),

на фиг.3 приведена принципиальная обобщенная схема заявляемого интегрального логического элемента И-НЕ на основе слоистой трехмерной наноструктуры (вид сзади),

на фиг.4 приведена принципиальная обобщенная схема заявляемого интегрального логического элемента И-НЕ на основе слоистой трехмерной наноструктуры (вид слева),

на фиг.5, 6, 7 приведены схемы, поясняющие работу устройства,

на фиг.8 представлена эквивалентная транзисторная схема, поясняющая работу устройства,

на фиг.9 приведена передаточная характеристика интегрального логического элемента И-НЕ на основе слоистой трехмерной наноструктуры (1), при изменении входного напряжения (2), которая демонстрирует выполнение наноструктурой, включенной по схеме (фиг.5, 6, 7), реализации функции инверсии, что говорит о ее работоспособности.

на фиг.10 предоставлен график общего тока через контакт питания Е,

на фиг.11 предоставлен график общего тока через контакт нулевого потенциала,

на фиг.12 предоставлен график общего тока через контакт первого входа,

на фиг.13 предоставлен график общего тока через выходной контакт,

на фиг.14 приведены результаты работы интегрального логического элемента И-НЕ на основе слоистой трехмерной наноструктуры, включенного по схеме (фиг.5, 6, 7) в двух режимах: когда на вход подается напряжение логического нуля (u_in=u₀), и когда на вход подается напряжение логической единицы (u_in=u₁) для следующего параметра:

а) - распределение плотности электронов;

на фиг.15 приведены результаты работы интегрального логического элемента И-НЕ на основе слоистой трехмерной наноструктуры, включенного по схеме (фиг.5, 6, 7) в двух режимах: когда на вход подается напряжение логического нуля (u_in=u₀), и когда на вход подается напряжение логической единицы (u_in=u₁) для следующего параметра:

б) - распределение плотности дырок;

на фиг.16 приведены результаты работы интегрального логического элемента И-НЕ на основе слоистой трехмерной наноструктуры, включенного по схеме (фиг.5, 6, 7) в двух режимах: когда на вход подается напряжение логического нуля (u_in=u₀) и когда на вход подается напряжение логической единицы (u_in=u₁) для следующего параметра:

в) - абсолютное значение общего тока в наноструктуре;

на фиг.17 приведены результаты работы интегрального логического элемента И-НЕ на основе слоистой трехмерной наноструктуры, включенного по схеме (фиг.5, 6, 7) в двух режимах: когда на вход подается напряжение логического нуля (u_in=u₀) и когда на вход подается напряжение логической единицы (u_in=u₁) для следующего параметра:

г) - распределение пространственного заряда;

на фиг.18 приведены результаты работы интегрального логического элемента

И-НЕ на основе слоистой трехмерной наноструктуры, включенного по схеме (фиг.5, 6, 7) в двух режимах: когда на вход подается напряжение логического нуля (u_in=u₀), и когда на вход подается напряжение логической единицы (u_in=u₁) для следующего параметра:

д) - электростатический потенциал.

На фигурах 1-4, иллюстрирующих описание полезной модели, представлены следующие позиции:

1 - подложка второго типа проводимости (П II), которая является эмиттером первого инжектирующего транзистора и эмиттером второго инжектирующего транзистора;

2 - диэлектрическая изоляция между транзисторами;

3 - область первого типа проводимости (П I), которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора;

4 - контакт области, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора;

5 - диэлектрическая изоляция между контактом области, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора, и контактом области, которая является коллектором второго инжектирующего транзистора и базой первого логического транзистора;

6 - контакт области, которая является коллектором второго инжектирующего транзистора и базой второго логического транзистора;

7 - диэлектрическая изоляция между контактом области, которая является коллектором второго инжектирующего транзистора и базой первого логического транзистора, и областью, которая является коллектором второго логического транзистора;

8 - контакт области, которая является коллектором второго логического транзистора;

9 - область первого типа проводимости (П I), которая является коллектором второго логического транзистора;

10 - область второго типа проводимости (П II), которая является коллектором второго инжектирующего транзистора и базой второго логического транзистора;

11 - диэлектрическая изоляция между транзисторами;

12 - поверхностный переход между областью, которая является коллектором второго логического транзистора, и областью, которая является коллектором второго инжектирующего транзистора и базой второго логического транзистора;

13 - поверхностный переход между областью, которая является коллектором второго инжектирующего транзистора и базой второго логического транзистора, и областью, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора;

14 - поверхностный переход между областью, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора, и областью, которая является эмиттером первого инжектирующего транзистора и эмиттером второго инжектирующего транзистора;

15 - контакт питания;

16 - диэлектрическая изоляция между транзисторами;

17 - диэлектрическая изоляция между контактом области, которая является коллектором второго логического транзистора, и контактом области, которая является эмиттером первого логического транзистора;

18 - контакт области, которая является первым эмиттером первого логического транзистора;

19 - диэлектрическая изоляция между первым и вторым эмиттерами первого логического транзистора;

20 - контакт области, которая является вторым эмиттером первого логического транзистора;

21 - диэлектрическая изоляция между транзисторами;

22 - область первого типа проводимости (П I), которая является первым эмиттером первого логического транзистора;

23 - область первого типа проводимости (П I), которая является вторым эмиттером первого логического транзистора;

24 - область второго типа проводимости (П II), которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора;

25 - поверхностный переход между областью, которая является вторым эмиттером первого логического транзистора, и областью, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора;

26 - поверхностный переход между областью, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора, и областью, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора;

27 - поверхностный переход между областью, которая является первым эмиттером первого логического транзистора, и областью, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора;

28 - диэлектрическая изоляция между областью, которая является вторым эмиттером первого логического транзистора, и областью, которая является коллектором первого логического транзистора;

29 - область первого типа проводимости (П I), которая является коллектором первого логического транзистора;

30 - диэлектрическая изоляция между областью, которая является коллектором первого логического транзистора, и контактом области, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора;

31 - поверхностный переход между областью, которая является коллектором первого логического транзистора, и областью, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора;

32 - диэлектрическая изоляция.

Интегральный логический элемент И-НЕ на основе слоистой трехмерной наноструктуры (фиг.1, 2, 3, 4) содержит: подложку второго типа проводимости (П II), которая является эмиттером первого инжектирующего транзистора и эмиттером второго инжектирующего транзистора (1), диэлектрическую изоляцию между транзисторами (2), область первого типа проводимости (П I), которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора (3), контакт области, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора (4), диэлектрическая изоляция между контактом области, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора, и контактом области, которая является коллектором второго инжектирующего транзистора и базой первого логического транзистора (5), контакт области, которая является коллектором второго инжектирующего транзистора и базой второго логического транзистора (6), диэлектрическая изоляция между контактом области, которая является коллектором второго инжектирующего транзистора и базой первого логического транзистора, и областью, которая является коллектором второго логического транзистора (7), контакт области, которая является коллектором второго логического транзистора (8), область первого типа проводимости (П I), которая является коллектором второго логического транзистора (9), область второго типа проводимости (П II), которая является коллектором второго инжектирующего транзистора и базой второго логического транзистора (10), диэлектрическую изоляцию между транзисторами (11), поверхностный переход между областью, которая является коллектором второго логического транзистора, и областью, которая является коллектором второго инжектирующего транзистора и базой второго логического транзистора (12), поверхностный переход между областью, которая является коллектором второго инжектирующего транзистора и базой второго логического транзистора, и областью, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора (13), поверхностный переход между областью, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора, и областью, которая является эмиттером первого инжектирующего транзистора и эмиттером второго инжектирующего транзистора (14), контакт питания (15), диэлектрическая изоляция между транзисторами (16), диэлектрическая изоляция между контактом области, которая является коллектором второго логического транзистора, и контактом области, которая является эмиттером первого логического транзистора (17), контакт области, которая является первым эмиттером первого логического транзистора (18), диэлектрическая изоляция между первым и вторым эмиттерами первого логического транзистора (19), контакт области, которая является вторым эмиттером первого логического транзистора (20), диэлектрическая изоляция между транзисторами (21), область первого типа проводимости (П I), которая является первым эмиттером первого логического транзистора (22), область первого типа проводимости (П I), которая является вторым эмиттером первого логического транзистора (23), область второго типа проводимости (П II), которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора (24), поверхностный переход между областью, которая является вторым эмиттером первого логического транзистора, и областью, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора (25), поверхностный переход между областью, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора, и областью, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора (26), поверхностный переход между областью, которая является первым эмиттером первого логического транзистора, и областью, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора (27), диэлектрическая изоляция между областью, которая является вторым эмиттером первого логического транзистора, и областью, которая является коллектором первого логического транзистора (28), область первого типа проводимости (П I), которая является коллектором первого логического транзистора (29), диэлектрическая изоляция между областью, которая является коллектором первого логического транзистора, и контактом области, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора (30), поверхностный переход между областью, которая является коллектором первого логического транзистора, и областью, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора (31), диэлектрическая изоляция (32).

Интегральный логический элемент И-НЕ на основе слоистой трехмерной наноструктуры выполнен наноразмерным со ступенчатым профилем.

Область I типа проводимости, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора, сформирована в виде нанослоя высотой не менее 3 нм на подложке высотой не менее 15 нм II типа проводимости, которая является эмиттером первого инжектирующего транзистора и эмиттером второго инжектирующего транзистора.

Область II типа проводимости, которая является коллектором второго инжектирующего транзистора и базой второго логического транзистора, сформирована в виде нанослоя высотой не менее 3 нм на области I типа проводимости, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора.

Область I типа проводимости, которая является коллектором второго логического транзистора, сформирована в виде нанослоя высотой не менее 10 нм на области II типа проводимости, которая является коллектором второго инжектирующего транзистора и базой первого логического транзистора.

Область II типа проводимости, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора, сформирована в виде нанослоя высотой не менее 10 нм на области I типа проводимости, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора.

Область I типа проводимости, которая является коллектором первого логического транзистора, сформирована в виде нанослоя высотой не менее 10 нм на области II типа проводимости, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора.

Входные области I типа проводимости, каждая из которых является эмиттером первого логического транзистора, сформированы в виде нанослоя высотой не менее 10 нм на области II типа проводимости, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора.

Коллекторный контакт, контакт базы и эмиттерный контакт представляют собой контактные площадки.

Нанослои могут быть сформированы с использованием любой известной технологии формирования поверхностных полупроводниковых нанослоев, например молекулярного выращивания.

Предлагаемая схема может использоваться в качестве элемента, выполняющего функцию И-НЕ.

Для n-p-n-транзистора для устранения влияния паразитного транзистора, образованного p-подложкой, p-подложку можно заменить на изолирующую, например, из технического сапфира.

Работа предлагаемой схемы поясняется на примере работы схемы И-НЕ, включающей:

- область (3), которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора, сформирована в виде нанослоя n-типа (Si n-типа) высотой не менее 3 нм на подложке (1) p-типа (Si p-типа) высотой не менее 15 нм, которая является эмиттером первого инжектирующего транзистора и эмиттером второго инжектирующего транзистора,

- область (10), которая является коллектором второго инжектирующего транзистора и базой второго логического транзистора, сформирована в виде нанослоя p-типа (Si p-типа) высотой не менее 3 нм на области n-типа (S1 n-типа) (3), которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора,

- область (9), которая является коллектором второго логического транзистора, сформирована в виде нанослоя n-типа (Si n-типа) высотой не менее 10 нм на области p-типа (Si p-типа) (10), которая является коллектором второго инжектирующего транзистора и базой второго логического транзистора,

- область (24), которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора, сформирована в виде нанослоя p-типа (Si p-типа) высотой не менее 10 нм на области n-типа (Si n-типа) (3), которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора,

- область (29), которая является коллектором первого логического транзистора, сформирована в виде нанослоя n-типа (Si n-типа) высотой не менее 10 нм на области p-типа (Si p-типа) (24), которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора,

- две области (22, 23), каждая из которых является эмиттером первого логического транзистора, сформированы в виде нанослоя n-типа (Si n-типа) высотой не менее 10 нм на области p-типа (Si p-типа) (24), которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора.

Устройство работает следующим образом.

Для проверки работы наноструктуры И-НЕ включаем ее так, как показано на фиг.5, 6, 7.

На первый вход (контакт (18)) подается линейно меняющееся входное напряжение от 0 В до 0,9 В. На второй вход (контакт (20)) подается напряжение 0,9 В.

На выходе (контакт (8)) получается передаточная характеристика (фиг.9) с двумя устойчивыми состояниями, которые соответствуют двум режимам работы схемы:

- режим 1 - когда на первом входе (контакт (18)) напряжение логического нуля u0 (низкий уровень напряжения (0,1-0,2 В)), а на втором (контакт (20)) напряжение логической единицы u1 (0,9 В),

- режим 2 - когда на первом входе (контакт (18)) напряжение логической единицы u1 (высокий уровень напряжения (0,9 В)) и на втором (контакт (20)) напряжение логической единицы u1 (0,9 В).

Рассмотрим работу интегрального логического элемента И-НЕ на основе слоистой трехмерной наноструктуры для обоих режимов.

Режим 1. При подаче на первый вход (контакт (18)) напряжения логического нуля u0 первый поверхностный переход «база-эмиттер» первого логического транзистора наноструктуры открыт, второй поверхностный переход «база-эмиттер» первого логического транзистора закрыт. Эмиттер первого инжектирующего транзистора инжектирует в базу первого логического транзистора носители, и дальше ток проходит через первый открытый переход «база-эмиттер» в управляющую схему. Часть структуры, соответствующая второму логическому транзистору (9)-(10)-(3), закрыта, на выходе (контакт (8)) напряжение логической единицы.

Режим 2. При подаче на все входы (контакты (18)(20)) логической единицы u1 поверхностные переходы ((25) и (27)), закрыты, ток из области инжектора (область (1)) поступает в базовую область (область (10)) второго логического транзистора, открывает и насыщает его. В результате на выходной области (область (9)), являющейся коллектором второго логического транзистора, низкий уровень напряжения.

Анализ работы наноструктуры И-НЕ, сформированного нанослоями 1, 3, 9, 10, 22, 23, 24, 29, доказывает ее работоспособность и выполнение функции И-НЕ.

Предлагаемый интегральный логический элемент И-НЕ на основе слоистой трехмерной наноструктуры обеспечивает высокую информационную плотность (за счет использования наноразмеров, слоистой структуры (поверхностные p-n переходы) и трехмерной реализации элемента) и улучшенное быстродействие (за счет минимизации паразитных емкостей вследствие трехмерности элемента и использования поверхностных переходов) при низкой мощности потребления (за счет использования поверхностных переходов).

Изобретение относится к полупроводниковой микроэлектронике и наноэлектронике и может быть использовано при создании логических интегральных схем с элементами нанометровых размеров. Сущность изобретения заключается в том, что в интегральном логическом элементе И-НЕ на основе слоистой трехмерной наноструктуры, содержащем первый и второй логические транзисторы, первый и второй инжектирующие транзисторы и подложку, логическая структура выполнена наноразмерной со ступенчатым профилем. Технический результат - повышение быстродействия и снижение потребляемой мощности. 18 ил.

Интегральный логический элемент И-НЕ на основе слоистой трехмерной наноструктуры, содержащий первый и второй логические транзисторы, первый и второй инжектирующие транзисторы и подложку, отличающийся тем, что логическая структура элемента И-НЕ выполнена наноразмерной со ступенчатым профилем, область I типа проводимости, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора, сформирована в виде нанослоя высотой не менее 3 нм на подложке высотой не менее 15 нм II типа проводимости, которая является эмиттером первого инжектирующего транзистора и эмиттером второго инжектирующего транзистора, область II типа проводимости, которая является коллектором второго инжектирующего транзистора и базой второго логического транзистора, сформирована в виде нанослоя высотой не менее 3 нм на области I типа проводимости, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора, область I типа проводимости, которая является коллектором второго логического транзистора, сформирована в виде нанослоя высотой не менее 10 нм на области II типа проводимости, которая является коллектором второго инжектирующего транзистора и базой второго логического транзистора, область II типа проводимости, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора, сформирована в виде нанослоя высотой не менее 10 нм на области I типа проводимости, которая является базой первого инжектирующего транзистора, базой второго инжектирующего транзистора и эмиттером второго логического транзистора, область I типа проводимости, которая является коллектором первого логического транзистора, сформирована в виде нанослоя высотой не менее 10 нм на области II типа проводимости, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора, входные области I типа проводимости, каждая из которых является эмиттером первого логического транзистора, сформированы в виде нанослоя высотой не менее 10 нм на области II типа проводимости, которая является коллектором первого инжектирующего транзистора и базой первого логического транзистора.