УСТРОЙСТВО ФОРМИРОВАНИЯ УПРАВЛЯЮЩИХ ВОЗДЕЙСТВИЙ ДЛЯ ОБЕСПЕЧЕНИЯ УСТОЙЧИВОЙ РАБОТЫ СЛОЖНЫХ ТЕХНИЧЕСКИХ СИСТЕМ Российский патент 2013 года по МПК G06F17/00 

Изобретение относится к вычислительной технике и может быть использовано при получении информации для принятия решений при эксплуатации сложных технических систем (СТС) с целью обеспечения заданных требований к их надежности.

Известно устройство для прогнозирования надежности, содержащее коррелятор, анализатор случайного процесса, вычислительный блок, блок возведения в степень, блок памяти, блок дифференцирования, сумматор, регистрирующий блок, блок транспонирования матриц и дополнительный вычислительный блок (авт. свид. СССР №746349, кл. G01R 31/28, 1980).

Недостатком этого устройства являются большие ошибки в определении синтезируемых свойств СТС. Задача синтеза требований к надежности СТС является некорректной, и решение ее методом квадратных корней или методом Гаусса приводит к получению результата, имеющего большие погрешности.

Наиболее близким аналогом, прототипом, является устройство для определения требований к параметрам технологических устройств, содержащее коррелятор, анализатор случайного процесса, вычислительный блок, блок возведения в степень, блок транспонирования матриц, первый элемент ИЛИ, блок произведения, блок управления, первый элемент И, блок формирования матриц, блок памяти, обращения матриц, второй и первый сумматоры, блок сравнения, регистратор, второй элемент ИЛИ, второй и третий элементы И (авт. свид. СССР №798641, G01R 31/02, 1981).

Устройство аппаратурно реализует выражение

где - функция надежности или вероятность того, что за время t=n×Δτ ни разу внешнее по отношению к эксплуатируемому устройству воздействие не превышает допустимого;

- функция распределения сопротивляемости, обоснования и исчерпывающая характеристика допустимого предела величин внешнего воздействия, приводящего устройство к отказу;

- наибольшее случайное воздействие на интервале времени, равном периоду корреляции;

- функция распределения наибольших значений внешнего воздействия;

n - число периодов корреляции внешнего воздействия n=t/Δτ;

Δτ - период корреляции исследуемого сигнала;

- условная функция распределения внешнего воздействия относительно гипотезы о том, что предельное (допустимое) значение воздействия принадлежит элементарному отрезку

,

- вероятность элементарной гипотезы.

При синтезе свойств СТС устройство определяет из выражения (1) дискретные значения функции распределения сопротивляемости.

Исходной информацией в этом случае для работы устройства являются заданные значения функции надежности и функции распределения наибольших значений внешнего воздействия .

При этом устройство реализует алгоритм, вытекающий из следующих преобразований.

В уравнении

представляющем компактную матричную форму записи уравнения (1), вектор характеризует требования к синтезируемой СТС. Эффективным методом решения системы линейных алгебраических уравнений вида (2) является метод Зейделя.

Для обеспечения положительной определенности матрицы задачи умножим левую и правую часть уравнения (2) на матрицу В^T. В результате вместо уравнения (2) решается уравнение

где В^T - транспортирования матрица ;

- вектор правой части уравнения (2) - функция надежности.

Введем обозначения

Перепишем уравнения (3) с учетом введенных обозначений

В векторно-матричной форме алгоритм решения системы (6) методом Зейделя на (n+1)-ом шаге итерации имеет следующий вид:

где φⁿ⁺¹ - искомый вектор приближения на текущем (n+1)-ом шаге итерации;

φⁿ - то же, на предыдущем шаге итерации.

которые получаются из исходной матрицы Ф.

Недостатком этого устройства является отсутствие в процессе вычисления коэффициента стабильности, обеспечивающего устойчивость решения, получаемого в форме функции распределения сопротивляемости. Кроме того, не оговорены условия получения оптимального решения.

Техническим результатом заявленного изобретения является обеспечение стабильности (устойчивости) вычислений и реализация условий получения оптимального решения. Все это, в конечном итоге, приводит к повышению точности оценки искомой функции распределения различных параметров СТС и устойчивой их работы благодаря возможности корректировки этих параметров.

Обеспечить устойчивость решения можно следующим образом. В первое слагаемое правой части формулы (7) в качестве сомножителя необходимо ввести значения коэффициента стабильности α_κ:

где k - количество последовательно подставляемых в формулу (10) значений коэффициента α_k;

α_k - коэффициент регуляризации (стабильности) (его значения задаются на основе теоретических исследований).

Оптимальность полученного решения можно оценить по критерию минимума эвклидовой нормы отклонения площади под кривой φ_kl от эталонного значения , которое является функцией распределения проектного значения сопротивляемости. Величина этого отклонения ε_k определяется по следующей формуле:

l=1, …, P; k=1, …, m;

где φ_kl - полученные в результате решения (10) значения кривой функции распределения сопротивляемости;

Δx - длина интервала разбиения аргумента х этой функции;

Р - число интервалов этого разбиения.

Технический результат достигается тем, что устройство формирования управляющих воздействий для обеспечения устойчивой работы сложных технических систем, содержащее коррелятор и анализатор случайного процесса, первый вход которого соединен с входом устройства, а второй вход - с выходом коррелятора, вход которого соединен с входом устройства, последовательно соединенные вычислительный блок, вход которого подключен к выходу анализатора случайного процесса, блок возведения в степень и блок транспортирования матриц, блок управления, первый сумматор, блок памяти, блок произведения, блок обращения матриц, регистратор, три элемента И, два элемента ИЛИ, блок формирования матриц, второй сумматор и блок сравнения, четыре входа блока памяти соединены соответственно с соответствующими выходами блока управления, пятый вход - с входом устройства, шестой вход - с первым выходом второго сумматора, с первого по третий выходы через первый элемент ИЛИ - с первым входом блока произведения, а четвертый выход - с первым входом второго сумматора, второй вход которого через второй элемент И соединен с выходом блока произведения, соединенным через третий элемент И с первым входом блока формирования матриц, первый выход которого соединен с первым входом второго элемента ИЛИ, а второй выход - через блок обращения матриц с четвертым входом первого элемента ИЛИ, третий вход второго сумматора соединен с выходом блока сравнения, выходы блока управления соединены с вторыми входами первого, второго и третьего элементов И и со вторым и третьим входами блока формирования матриц, а вход - с выходом блока сравнения, вход которого соединен через первый сумматор с первым выходом второго сумматора, второй выход которого соединен с регистратором, вход блока транспортирования матриц соединен с пятым входом первого элемента ИЛИ, а выход - со вторым входом второго элемента ИЛИ, подключенного выходом ко второму входу блока произведения, дополнительно содержит первую и вторую группы входных регистров, первая из которых состоит из m элементов, а вторая - из Р элементов, входной регистр, третий элемент ИЛИ, коммутатор, блок умножения, группу блоков вычитания, первую и вторую группы квадраторов, первую и вторую группы блоков умножения, группу элементов ИЛИ, каждая из которых состоит из Р элементов, первый и второй накопительные сумматоры, первый и второй блоки извлечения квадратного корня, элемент задержки (ЭЗ), блок деления, первую группу j регистров, группу коммутаторов, первую группу блоков индикации, каждая из которых состоит из m×p элементов, блок оценки минимального значения, вторую группу регистров, группу блоков сравнения, группу ЭЗ, вторую группу блоков индикации, каждая из которых состоит из m элементов, генератор тактовых импульсов и распределитель импульсов, тактовый вход которого соединен с выходом генератора тактовых импульсов, первый выход - с входами записи каждого элемента первой и второй группы входных регистров и входом записи входного регистра, с второго по m-й выходы - с входами считывания с первого по m-й элементы первой группы входных регистров, 2+m-й выход - с входом записи каждого элемента первого столбца первой группы регистров, 3+m-й выход - с входом считывания каждого элемента второй группы входных регистров, 4+m-й выход - с управляющим входом каждого элемента группы коммутаторов, 5+m-й выход - с входом считывания входного регистра, 6+m-й выход - с управляющим входом коммутатора, с 7+m-го по 6+2m-й выходы - с входами записи с первого по m-й элементы второй группы регистров, 2+3m-й выход - с входом считывания каждого элемента первого столбца первой группы регистров, 4+4m-й и 5+4m-й выходы - соответственно с входами записи и считывания каждого элемента m-го столбца первой группы регистров, 1+5m-й выход - с входом считывания каждого элемента второй группы регистров и с управляющим входом блока оценки минимального значения, информационные входы первой группы входных регистров являются входами задания исходной информации, на которые поступают величины α_k, характеризующие значение коэффициента стабильности для k-го варианта вычислений, информационные входы второй группы входных регистров являются входами задания исходной информации, на которые подаются значения , характеризующие эталонные значения функции распределения сопротивляемости, информационный вход входного регистра является входом задания исходной информации, на который поступает значение Δх, характеризующее значение длины интервала разбиения аргумента х функции распределения сопротивляемости, выходы с первого по m-й элементов первой группы входных регистров соединены с первого по m-й входами третьего элемента ИЛИ, выход которого подключен к первому входу блока умножения, выход которого соединен с седьмым входом блока памяти, а второй вход через первый элемент И - с выходами блока произведения, выход каждого элемента второй группы входных регистров подключен к входам уменьшаемого соответствующих элементов группы блоков вычитания и к входам соответствующих элементов первой группы квадраторов, выход каждого из которых соединен с первым входом соответствующего элемента первой группы блоков умножения, второй вход которого подключен к первому выходу коммутатора, а выход - к входам с первого по Р-й первого накопительного сумматора, выход которого через первый блок извлечения квадратного корня соединен с входом делимого блока деления, вход делителя которого подключен через последовательно соединенные ЭЗ и второй блок извлечения квадратного корня к выходу второго накопительного сумматора, с первого по Р-й входы которого соединены с выходами с первого по Р-й элементов второй группы блоков умножения, первые входы каждого из которых подключены ко второму выходу коммутатора, а вторые входы - к выходам соответствующих элементов второй группы квадраторов, вход каждого из которых соединен с выходом соответствующего элемента группы блоков вычитания, вход вычитаемого каждого из которых подключен к выходу соответствующего элемента группы элементов ИЛИ, с первого по m-й входы каждого из которых соединены со вторыми выходами каждого элемента соответствующей строки группы коммутаторов, вторые выходы каждого из элемента которой подключены к входам соответствующих элементов первой группы блоков индикации, а информационные входы элементов группы коммутаторов - к выходам соответствующих элементов первой группы регистров, информационный вход каждого из которых соединен с множественным выходом второго сумматора, выход блока деления подключен к информационному входу каждого элемента второй группы регистров, выходы которых соединены с входами соответствующих элементов группы ЭЗ и с первого по m-й входами блока оценки минимального значения, выход которого подключен к пороговому входу каждого элемента группы блоков сравнения, информационные входы которых соединены с выходами соответствующих элементов группы ЭЗ, а выходы - с входами соответствующих элементов второй группы блоков индикации.

На фиг.1, 2 и 3 представлена функциональная схема устройства для принятия решения при эксплуатации сложных технических систем (для исключения громоздкости связи между РИ и управляющими входами соответствующих блоков показаны не полностью, а обозначены путем нумерации входов и выходов).

На фиг.4 представлена циклограмма работы устройства (по оси ординат обозначены номера выходов РИ, а по оси абсцисс - число пакетов), причем длительность различных вычислительных операций (извлечения квадратного корня - двадцать тактов, возведение в квадрат - восемь тактов, умножение - восемь тактов, деление - шестнадцать тактов, сложение восьми слагаемых - семь тактов) в верхней части фиг.4 (для возможности исполнения циклограммы принято m=5, Р=8, хотя величины могут принять произвольные значения). Поскольку длительность выполнения вычислительных операций некоторыми блоками прототипа определить проблематично, на оси абсцисс выполнены "разрывы".

Устройство формирования управляющих воздействий для обеспечения устойчивой работы сложных технических систем (фиг.1, 2 и 3) содержит коррелятор 1, анализатор 2 случайного процесса, вычислительный блок 3, блок 4 возведения в степень, блок 5 транспортирования матриц, первый элемент ИЛИ 6, блок 7 произведения, блок 8 управления, первый элемент И 9, блок 10 формирования матриц, блок 11 памяти, блок 12 обращения матриц, второй 13 и первый 14 сумматоры, блок 15 сравнения, регистратор 16, второй элемент ИЛИ 17, второй 18 и третий 19 элементы И, первую 20 и вторую 21 группы входных регистров, первая из которых состоит из m элементов, а вторая - из Р элементов, входной регистр 22, третий элемент ИЛИ 23, коммутатор 24, блок 25 умножения, группу 26 блоков вычитания, первую 27 и второю 28 группы квадраторов, первую 29 и вторую 30 группы блоков умножения, группу 31 элементов ИЛИ, каждая из которых состоит из Р элементов, первый 32 и второй 33 накопительные сумматоры, первый 34 и второй 35 блоки извлечения квадратного корня, элемент 36 задержки, блок 37 деления, первую группу 38 регистров, группу 39 коммутаторов, первую группу 40 блоков индикации, каждая из которых состоит из m×Р элементов, блок 41 оценки минимального значения, вторую группу 42 регистров, группу 43 блоков сравнения, группу 44 ЭЗ, вторую группу 45 блоков индикации, каждая из которых состоит из m элементов, генератор 46 тактовых импульсов и РИ 47.

Следует подчеркнуть, что вновь введенные блоки и элементы являются стандартными.

Информация о блоках и элементах устройства изложена в следующих источниках:

1. Приборы с зарядовой связью. / Под ред. М.Хоувза и Д.Моргана: Пер. с англ. - М.: Энергоиздат, 1981. - 376 с., ил.

2. Руководство пользователя по сигнальным микропроцессорам ADSP-2100. / Пер. с англ. О.В.Луневой. Под ред. А.Д.Викторова; Санкт-Петербургский государственный электротехнический университет. - Санкт-Петербург, 1997. - 520 с.

3. В.Б.Стешенко. ПЛИС фирмы "ALTERA": Проектирование устройств обработки сигналов. / М.: "Додека", 2000.

Устройство формирования управляющих воздействий для обеспечения устойчивой работы сложных технических систем работает следующим образом. На информационные входы каждого из элементов первой группы 20 входных регистров засылаются коэффициенты стабильности α_k для K-го варианта вычислений. На информационные входы каждого из элементов второй группы 21 входных регистров подаются величины эталонного значения l-го сечения функции распределения сопротивляемости исследуемой СТС. На информационный вход входного регистра 22 засылается длина Δх интервала разбиения аргумента х функции распределения сопротивляемости. При этом управляющий сигнал на входы записи групп 20 и 21 и регистра 22 подается с первого выхода РИ 47, темпы работы которого задаются генератором 46 тактовых импульсов.

Следующий этап оценки функции распределения сопротивляемости осуществляется, в основном, с помощью блоков прототипа.

Информация о нагрузках на исследуемое ТУ, представленная в виде сигнала U(t), поступает на вход коррелятора 1 и на вход анализатора 2. В корреляторе 1 определяется автокорреляционная функция исследуемого сигнала, и по ней вычисляется период его корреляции Δτ. Период корреляции задается анализатору 2, в котором исследуемый сигнал разбивается на промежутки Δτ, и затем в каждом из полученных промежутков определяется наибольшее значение. По выбранным значениям максимумов из интервалов разбиения исследуемого сигнала блоком 3 определяется условная вероятность которая поступает в блок 4, где возводится в степень n. Информация с выхода блока 4 представляет собой матрицу В уравнения (3), которая в блоке 5 преобразуется в матрицу В^T. С выхода блоков 4 и 5 через элементы 6 и 17 матрицы В и В^T поступают в блок 7. Полученная в результате перемножения матрица Ф по сигналу K1 блока через элемент И 19 засылается в блок 10, где преобразуется в две треугольные матрицы А и D.

Блоки 5 и 10 практически идентичны и выполнены по единой схеме. Они состоят из двух счетчиков (целочисленных сумматоров) для формирования текущих номеров строки i и столбца j матрицы, блока пересылки чисел для выбора чисел из матрицы и записи этих чисел в матрицу по заданным номерам i и j и блока (блоков) памяти для хранения исходной и сформированных матриц. Отличие состоит лишь в том, что в блоке 5 достаточно одного блока памяти для матрицы В, так как транспонирование матрицы сводится к тому, что блок пересылки меняет местами симметричные относительно главной диагонали элементы матрицы В, т.е. b_ij⇆b_ji. В блоке 10 требуется два блока памяти, в одном из которых хранится исходная матрица Ф, преобразованная в результате работы блока пересылки в нижнюю треугольную матрицу, а в другом - сформированная с помощью блока пересылки верхняя треугольная матрица А.

По команде K2 блока 8 из блока 11 вектор r через элемент ИЛИ 6 пересылается в блок 7, где перемножается с хранимым там значением В^T. При этом вычисляется вектор С.

На следующем этапе работы устройства по управляющему сигналу К3 блока 8 матрица D через блок 12 и элемент ИЛИ 6 подается в блок 7, где значение D^-1 перемножается со значением С - результатом предыдущей операции. Результатом перемножения является вектор g, который по команде K4 блока 8 через элемент И 9 засылается в блок 11.

В блок 7 по команде K5 блока 8 через элемент ИЛИ 6 засылается матрица А, где она перемножается с матрицей D^-1. Полученная в результате перемножения матрица Н по команде К6 блока 8 через элемент И 9 пересылается на второй вход блока 25 умножения, на первый вход которого по управляющему сигналу со второго выхода РИ 47 на вход считывания первого элемента первой группы 20 входных регистров с выхода этого элемента величина α₁ (значения коэффициента стабильности для первого варианта вычислений) подается через третий элемент ИЛИ 23. Результат этого умножения направляется с выхода блока 25 на вход блока 11 памяти. На этом подготовленные операции по вычислению неизвестной φ_kl методом Зейделя заканчиваются.

По команде К7 блока 8 с блока 11 через элемент ИЛИ 6 в блок 7 засылается значение Н, а по команде К8 через элемент ИЛИ 6 в блок 7 - приближенное φ° значение искомой функции φ. Если информация о приближенном значении отсутствует, то в качестве первого приближения в блоке 7 записывается значение φ°=1.

В блоке 7 матрица H и вектор φ° перемножаются, и произведение по команде К9 через элемент И 18 направляется в сумматор 13, куда по команде К8 блока 8 из блока 11 поступает вектор g. С выхода сумматора 13 искомое значение первого шага итерации (в дальнейшем n+1 шага) подается на сумматор 14, где определяется разность Δ_n=φ_n-φ_n+1, и на блок 11, где оно записывается вместо φ°. С сумматора 14 значение Δ_n поступает в блок 15, где значение Δ_n сопоставляется с заданной ошибкой вычислений Δ. В дальнейшем в этом блоке ошибка (n+1)-го шага итерации сравнивается с Δ. Если в результате сравнения оказывается, что Δ_n-1≤Δ, то итерационный процесс определения функции φ по команде блока 15 в блок 8 прекращается и значение искомой функции φ сумматора 13 по этой же команде выдается в регистр 16, а блок 8 приводится в исходное состояние. В противном случае итерационный процесс вычислений функции φ с требуемой точностью продолжается, что достигается повторной подачей команд К7-К9 с блока 8.

С выхода второго сумматора 13 значения φ_1l первого варианта вычисления функции распределения сопротивляемости засылаются на соответствующие элементы первой группы 38 регистров. Однако запись будет осуществлена только в первом столбце этой группы, потому что сигнал с 2+m-го выхода РИ 47 будет подаваться на входы записи только с первого по р-й элементы первого из m столбцов.

По сигналу с 3+m-го выхода РИ 47 на входы считывания второй группы 21 входных регистров значения с выходов элементов этой группы направляются на входы уменьшаемого соответствующих элементов группы 26 блоков вычитания и на входы первой группы 27 квадраторов. По сигналу с 5+m-го выхода РИ 47 на вход считывания входного регистра 22 величина Δх поступает через коммутатор 24 на вторые выходы первой группы 29 блоков умножения и на первые входы второй группы 30 блоков вычитания. По сигналу с 2+3m-го выхода РИ 47 на входы считывания первой группы 38 регистров значения φ_kl с выходов элементов первого столбца этой группы через соответствующие элементы группы 39 коммутаторов и группы 31 элементов ИЛИ подаются на входы вычитаемого соответствующих элементов группы 26 блоков вычитания.

Группы элементов 26, 28, 30 и блоки 33, 35 вычисляют числитель формулы (11). Группы элементов 27, 29 и блоки 32, 34 оценивают знаменатель формулы (11). Благодаря наличию ЭЗ 36 значения числителя и знаменателя поступают одновременно на входы делимого и делителя блока 37 деления, с выхода которого величина отклонения ε₁ в соответствии с формулой (11) для первого варианта направляется на информационные входы каждого элемента второй группы 42 регистров. Однако записано это значение будет только в первом элементе группы 42, так как сигнал на вход записи с 7+m-го выхода РИ 47 будет подаваться только на первый элемент этой группы.

В дальнейшем работа устройства проходит по уже указанной схеме, т.е. производятся вычисления при втором варианте α₂ коэффициента стабильности. Работа устройства закончится тогда, когда будет произведен расчет при последнем m-м варианте (α_k=α_m) и проанализированы результаты всех расчетов. Порядок работы устройства представлен на циклограмме (фиг.4).

После записи в элементах второй группы 42 регистров всех m значений отклонений ε_k по сигналу с 1+5m-го выхода РИ 47 на входы считывания всех элементов этой группы с их выходов величины ε_k засылаются через соответствующие элементы группы 44 ЭЗ на информационные входы группы 43 блоков сравнения. Кроме того, значения ε_k подаются также на входы, с первого по m-й, блока 41 оценки минимального значения, с выхода которого минимальное значение отклонения направляется на пороговые входы всех элементов группы 43. Каждый элемент этой группы настроен следующим образом: если , то на выходе элемента будет сигнал. В случае когда , сигнал на выходе элемента будет отсутствовать. Следовательно, во второй группе 45 блоков индикации будет высвечиваться номер варианта вычислений, соответствующий минимальной ошибке. Поэтому в качестве оптимального нужно выбирать тот вариант функции распределения сопротивляемости анализируемой СТС, который обеспечивает минимальную ошибку.

Таким образом, технический результат заявленного изобретения достигается не за счет математического аппарата, а при помощи технических средств (блоков и элементов), упомянутых в описании работы устройства.

Описанное устройство позволяет обеспечивать стабильность вычислений и реализовать условия получения оптимального решения. Это дает возможность повысить точность оценки искомой функции распределения параметров, характеризующих СТС.

Промышленная применимость изобретения обосновывается тем, что оно может быть использовано в разных областях (отраслях) производства при получении информации для принятия решений при эксплуатации СТС с целью обеспечения заданных требований к их надежности.

Изобретение относится к вычислительной технике и может быть использовано при получении информации для принятия решений при эксплуатации сложных технических систем (СТС) с целью обеспечения заданных требований к их надежности. Техническим результатом изобретения является повышение точности оценки искомой функции распределения параметров, характеризующих СТС. Устройство содержит коррелятор, стабилизатор случайного процесса, вычислительный блок, блок возведения в степень, блок транспонирования матриц, элементы ИЛИ, блок умножения, блок управления, элементы И, блок формирования матриц, блок памяти, блок обращения матриц, сумматоры, блок сравнения, регистратор, группы входных регистров, входной регистр, коммутатор, группу блоков вычитания, группы квадраторов, группы блоков умножения, группу элементов ИЛИ, накопительные сумматоры, блоки извлечения квадратного корня, элементы задержки (ЭЗ), блок деления, группы регистров, группу коммутаторов, группы блоков индикации, блок оценки минимального значения, группу блоков сравнения, группу ЭЗ, генератор тактовых импульсов и распределитель импульсов. 4 ил.

Устройство формирования управляющих воздействий для обеспечения устойчивой работы сложных технических систем, содержащее коррелятор и анализатор случайного процесса, первый вход которого соединен с входом устройства, а второй вход - с выходом коррелятора, вход которого соединен с входом устройства, последовательно соединенные вычислительный блок, вход которого подключен к выходу анализатора случайного процесса, блок возведения в степень и блок транспортирования матриц, блок управления, первый сумматор, блок памяти, блок произведения, блок обращения матриц, регистратор, три элемента И, два элемента ИЛИ, блок формирования матриц, второй сумматор и блок сравнения, четыре входа блока памяти соединены соответственно с соответствующими выходами блока управления, пятый вход - с входом устройства, шестой вход - с первым выходом второго сумматора, с первого по третий выходы через первый элемент ИЛИ - с первым входом блока произведения, а четвертый выход - с первым входом второго сумматора, второй вход которого через второй элемент И соединен с выходом блока произведения, соединенным через третий элемент И с первым входом блока формирования матриц, первый выход которого соединен с первым входом второго элемента ИЛИ, а второй выход - через блок обращения матриц с четвертым входом первого элемента ИЛИ, третий вход второго сумматора соединен с выходом блока сравнения, выходы блока управления соединены с вторыми входами первого, второго и третьего элементов И и со вторым и третьим входами блока формирования матриц, а вход - с выходом блока сравнения, вход которого соединен через первый сумматор с первым выходом второго сумматора, второй выход которого соединен с регистратором, вход блока транспортирования матриц соединен с пятым входом первого элемента ИЛИ, а выход - со вторым входом второго элемента ИЛИ, подключенного выходом ко второму входу блока произведения, отличающееся тем, что в нем отсутствует непосредственная связь между первым элементом И и блоком памяти и оно дополнительно содержит первую и вторую группы входных регистров, первая из которых состоит из m элементов, а вторая из Р элементов, входной регистр, третий элемент ИЛИ, коммутатор, блок умножения, группу блоков вычитания, первую и вторую группы квадраторов, первую и вторую группы блоков умножения, группу элементов ИЛИ, каждая из которых состоит из Р элементов, первый и второй накопительные сумматоры, первый и второй блоки извлечения квадратного корня, элемент задержки (ЭЗ), блок деления, первую группу j регистров, группу коммутаторов, первую группу блоков индикации, каждая из которых состоит из m×р элементов, блок оценки минимального значения, вторую группу регистров, группу блоков сравнения, группу ЭЗ, вторую группу блоков индикации, каждая из которых состоит из m элементов, генератор тактовых импульсов и распределитель импульсов, тактовый вход которого соединен с выходом генератора тактовых импульсов, первый выход - с входами записи каждого элемента первой и второй групп входных регистров и входом записи входного регистра, с второго по 1+m-й выходы - с входами считывания с первого по m-й элементы первой группы входных регистров, 2+m-й выход - с входом записи каждого элемента первого столбца первой группы регистров, 3+m-й выход - с входом считывания каждого элемента второй группы входных регистров, 4+m-й выход - с управляющим входом каждого элемента группы коммутаторов, 5+m-й выход - с входом считывания входного регистра, 6+m-й выход - с управляющим входом коммутатора, с 7+m-го по 6+2m-й выходы - с входами записи с первого по m-й элементы второй группы регистров, 1+3m-й выход - с входом считывания каждого элемента первого столбца первой группы регистров, 4+4m-й и 5+4m-й выходы - соответственно с входами записи и считывания каждого элемента m-го столбца первой группы регистров, 1+5m-й выход - с входом считывания каждого элемента второй группы регистров и с управляющим входом блока оценки минимального значения, информационные входы первой группы входных регистров являются входами задания исходной информации, на которые поступают величины α_k, характеризующие значение коэффициента стабильности для k-го варианта вычислений, информационные входы второй группы входных регистров являются входами задания исходной информации, на которые подаются значения , характеризующие эталонные значения функции распределения сопротивляемости, информационный вход входного регистра является входом задания исходной информации, на который поступает значение Δх, характеризующее значение длины интервала разбиения аргумента х функции распределения сопротивляемости, выходы с первого по m-й элементов первой группы входных регистров соединены с первого по m-й входами третьего элемента ИЛИ, выход которого подключен к первому входу блока умножения, выход которого соединен с седьмым входом блока памяти, а второй вход через первый элемент И - с выходами блока произведения, выход каждого элемента второй группы входных регистров подключен к входам уменьшаемого соответствующих элементов группы блоков вычитания и к входам соответствующих элементов первой группы квадраторов, выход каждого из которых соединен с первым входом соответствующего элемента первой группы блоков умножения, второй вход которого подключен к первому выходу коммутатора, а выход - к входам с первого по Р-й первого накопительного сумматора, выход которого через первый блок извлечения квадратного корня соединен с входом делимого блока деления, вход делителя которого подключен через последовательно соединенные ЭЗ и второй блок извлечения квадратного корня к выходу второго накопительного сумматора, с первого по Р-й входы которого соединены с выходами с первого по Р-й элементов второй группы блоков умножения, первые входы каждого из которых подключены ко второму выходу коммутатора, а вторые входы - к выходам соответствующих элементов второй группы квадраторов, вход каждого из которых соединен с выходом соответствующего элемента группы блоков вычитания, вход вычитаемого каждого из которых подключен к выходу соответствующего элемента группы элементов ИЛИ, с первого по m-й входы каждого из которых соединены со вторыми выходами каждого элемента соответствующей строки группы коммутаторов, вторые выходы каждого из элемента которой подключены к входам соответствующих элементов первой группы блоков индикации, а информационные входы элементов группы коммутаторов - к выходам соответствующих элементов первой группы регистров, информационный вход каждого из которых соединен с множественным выходом второго сумматора, выход блока деления подключен к информационному входу каждого элемента второй группы регистров, выходы которых соединены с входами соответствующих элементов группы ЭЗ и с первого по m-й входами блока оценки минимального значения, выход которого подключен к пороговому входу каждого элемента группы блоков сравнения, информационные входы которых соединены с выходами соответствующих элементов группы ЭЗ, а выходы - с входами соответствующих элементов второй группы блоков индикации.