ИНТЕГРИРОВАННАЯ В СБИС ТЕХНОЛОГИИ КМОП/КНИ С n+ - И p+ - ПОЛИКРЕМНИЕВЫМИ ЗАТВОРАМИ МАТРИЦА ПАМЯТИ MRAM С МАГНИТОРЕЗИСТИВНЫМИ УСТРОЙСТВАМИ С ПЕРЕДАЧЕЙ СПИНОВОГО ВРАЩЕНИЯ Российский патент 2014 года по МПК H03K19/177 G11C11/16 

Предлагаемое изобретение относится к области вычислительной техники, в частности к схемам матриц ячеек памяти «MRAM» («Magnetic Random Access Memory»), использующей технологию магниторезистивной оперативной памяти с передачей спинового вращения («STT-MRAM») так называемым спин-вентильным запоминающим устройствам. «STT-MRAM» также известна как «RAM» («Random Access Memory») с передачей спинового вращательного момента («Spin Transfer Torque RAM», «STT-RAM»), «RAM» с переключением намагничивания и передачей спинового вращательного момента («Spin Torque Transfer Magnetization Switching RAM», или «Spin-RAM»), «RAM» с передачей спинового момента («SMT-RAM»).

Известна программируемая в жестких условиях эксплуатации вентильная матрица, которая является полупроводниковым устройством, включающая в себя компоненты программируемых логических схем (ПЛИС), называемых «логическими блоками», и программируемые межсоединения, или интерфейсы. Логические блоки могут быть запрограммированы для выполнения функции элементарных логических вентилей, например «AND» и «XOR» или более сложных комбинационных функций, например декодеров или простых математических функций. В большинстве матриц «FPGA» («Field Programmable Gate Arrey») логические блоки также включают в себя элементы памяти, которые могут быть простыми триггерами или более полными блоками памяти. Иерархия программируемых интерфейсов обеспечивает возможность соединения логических блоков так, как это необходимо разработчику систем. После того как матрица «FPGA» изготовлена, разработчик - схемотехник может использовать программирование для реализации многих различных логических функций, тем самым, конструируя «программируемое в условиях эксплуатации» устройство. Матрица «PLA» («Programmable Logic Arrey») аналогична «FPGA», за исключением того, что «PLA» модифицируется, или «программируется», на этапе изготовления интегральных микросхем (ИМС) посредством изменений в одной или двух масках. Так «PLA», имеющая элементы флэш-памяти «EPROM», как правило, формируется из двух логических матриц, матрицы ввода и матрицы вывода /1/. Каждая матрица имеет входы, которые присоединяются к выводам затвора транзисторов в пределах логической матрицы, и обеспечивает выходы в узлы вывода. Входы матрицы ввода являются входами программируемой логической матрицы. Выходы матрицы ввода являются промежуточными узлами. Входы матрицы вывода соединены с промежуточными узлами. Выходы матрицы вывода являются выходами «PLA». Матрица ввода может обеспечивать функцию «AND», а матрица вывода может обеспечивать функцию «OR». В качестве альтернативы, обе матрицы могут обеспечивать функцию «NOR». Эти функции определяются типом и возможностью подключения используемых транзисторов и сигналами, применяемыми к их затворам. Конфигурация «NOR-NOR» имеет конкретные преимущества за счет того, что ее проще всего реализовать в логической схеме технологии КМОП. При реализации функции «NOR» существует некоторое количество транзисторов, равное количеству входов, соединенных параллельно. Подключение дополнительных параллельных транзисторов для размещения дополнительных входов не влияет на скорость функционирования этапа.

Известна матрица «FPGA» с запоминающими магнитными элементами или ячейками памяти «MRAM» /2/. Информация о соединении записывается в запоминающие магнитные элементы. Информация о соединении последовательно вводится и сохраняется в сдвиговых регистрах, которые соответствуют запоминающим магнитным элементам. При включении электропитания информация о соединении, хранящаяся в запоминающих магнитных элементах, фиксируется посредством элементов-триггеров и выводится в переключающие схемы для соединения логических блоков «FPGA».

Магниторезистивная оперативная память («MRAM») является технологией энергонезависимой памяти, время отклика (чтение/запись) которой сопоставимо с энергозависимой памятью. В отличие от технологий общепринятой «RAM», в которой данные хранятся как электрические заряды или электрические токи, «MRAM» использует магнитные элементы.

Объединить магнитный элемент памяти и магниторезистивный элемент считывания удалось в памяти «CRAM» («Crosstie Random Access Memory»). При этом измерялись небольшие различия в сопротивлении ячеек в узловых точках, что позволяло различать «0» и «1». Разница сопротивлений не превышала 0,1%, что было достаточно для демонстрации эффекта, но крайне мало для его практического использования.

В 1982 году было предложено располагать ячейки магнитной памяти непосредственно на кремниевой пластине. Тогда же были предприняты попытки изготовить магнитную память в едином технологическом процессе с электронной схемой управления. Этот принцип сохранен в «MRAM» до сих пор, поскольку связи между матрицей ячеек памяти и схемой управления достаточно сложны.

Ячейки памяти располагаются на поверхности кремниевого кристалла и соединяются сверху и снизу системой проводников, через которые селективно управляют их состоянием (производят запись или считывание).

«MRAM» можно разместить непосредственно на кристалле процессора, при этом максимально сокращается длина соединительных проводников и повышается скорость ее работы. Считается, что по сравнению с существующими приборами памяти, при использовании «MRAM» может быть достигнуто 1000-кратное увеличения плотности записи /3/.

Физической основой «MRAM» являются субмикронные многослойные структуры из магнитных и немагнитных материалов, изменяющие свое магнитное состояние и электропроводность под действием внешнего магнитного поля. Два противоположных направления намагниченности одного из магнитных слоев соответствуют записи логических «1» и «0». На кристалле располагается множество ячеек, способных сохранять цифровую информацию без питания. Рабочие характеристики «MRAM» улучшаются при снижении размеров ячеек памяти.

Ячейка состоит из двух сверхтонких ферромагнитных пленок, разделенных слоем материала с низкой проводимостью (например, TaN), а также пленок сложного состава, вытравленных в виде плоских проводников (полосок, шин) (Фиг.1).

Запись информации производится пропусканием тока, который намагничивает верхний слой NiFeCo в прямом (параллельном) (Фиг.1) или обратном (антипараллельном) направлении (Фиг.2) одновременно по двум линиям - записи («word» - шина записи/считывания слов («ШЗС») и данных («sense» - шина данных «ШД»), на пересечении которых находится данная ячейка (Фиг.3). Величина токов подбирается таким образом, что изменение состояния ячейки происходит только при совместном их действии. Напряженность магнитного поля, создаваемого токами в других ячейках, недостаточна для изменения их состояния. При считывании состояние ячейки («0» или «1») определяют по изменению сопротивления ячейки при пропускании тока, постоянного по «ШД» через все включенные последовательно ячейки (Фиг.4), и тока считывания по «ШЗС». Ток считывания «i_ч» создает магнитное поле, совпадающее или противоположное полю магнитных слоев, при этом угол поворота магнитного вектора различен для «0» или «1».

Сплав «никель-пермаллой» имеет нормальное анизотропное магнитосопротивление (ARM) около 2%. При современных методах считывания максимальная разница в напряжениях для состояний «0» или «1» составляет 0,5%. В реальной ячейке для приемлемых токов считывания разность напряжений составляет 0,5…1 мВ. При таких уровнях сигнала работает 256 Кбайт «MRAM» фирмы «Honeywell», обеспечивая скорость считывания 250 нс. Время записи составляет 100 мс и может быть улучшено /4/.

Открытое в 1988 году при исследовании свойств сверхтонких многослойных структур, состоящих из чередующих слоев ферромагнитного (Fe, Co) и немагнитного (Cu, Ag) или антиферромагнитного (Cr, Mn) металлов гигантское магнитосопротивление (GMR) позволило значительно повысить скорость считывания и записи информации в запоминающих ячейках «MRAM». Толщина каждого слоя составляла несколько десятков ангстрем. Минимально возможное число слоев, при котором наблюдается эффект, это три - два ферромагнитных слоя, разделенных немагнитной прослойкой.

В 1991 году была разработана многослойная ячейка памяти с магнитосопротивлением 6%, состоящая из магнитных пленок и медного промежуточного слоя. В новую конструкцию были внесены некоторые изменения. Поскольку время считывания сокращается пропорционально квадрату амплитуды сигнала, трехкратное увеличение магнитосопротивления ведет к 9-кратному сокращению времени считывания. При использовании магнитных материалов для реализации GMR были разработаны «MRAM» со временем считывания до 50 нс.

В настоящее время наиболее перспективными считаются два основных элемента - псевдоспиновый вентиль («PSV» - «Psevdo Spin Valve») и ячейки на основе туннельного эффекта («SDT» - «Spin Depending Tunneling» или MTJ - «Magnetic Tunnel Junction»). Конструкция ячейки памяти в виде вентиля «PSV» позволила значительно повысить уровень сигналов считывания в «MRAM», в 8 раз сократить время считывания и по быстродействию поставить «MRAM» в один ряд с полупроводниковой памятью. В приборах магнитной памяти для хранения цифровой информации используется явление гистерезиса. На Фиг.3 показана упрощенная схема памяти на магнитных элементах. Малая величина полезного сигнала обуславливает требования, предъявляемые к процедуре записи и считывания в ячейку памяти.

Варианты структуры запоминающей ячейки «MRAM» приведены в Приложении «А».

В ПЛИС, использующей технологию «STT-MRAM», принятой за прототип /4/, вариант осуществления изобретения может включать в себя программируемую логическую матрицу, содержащую: множество устройств на «MTJ» с передачей спинового вращения, организованных в матрицу, и множество программируемых источников, соединенных с соответствующими устройствами «MTJ», для изменения полярности свободного слоя каждого устройства «MTJ», причем первая группа устройств «MTJ» организована в матрицу ввода, вторая группа устройств «MTJ» организована в матрицу вывода, и матрица ввода и матрица вывода объединены для формирования логической функции на основе относительных полярностей свободного слоя каждого устройства «MTJ».

Другой вариант осуществления может включать в себя способ реализации логической схемы в матрице, содержащий: программирование каждого из множества устройств «MTJ», организованных в матрицу, в состояние высокого или низкого сопротивления, причем каждое устройство «MTJ» программируется первым программируемым источником, соединенным со стороной свободного слоя (СС) выбранного устройства «MTJ», и программируемым источником, соединенным со стороной фиксированного слоя (ФС) выбранного устройства «MTJ», организацию первой группы устройств «MTJ» в столбцы и строки матрицы ввода, организацию второй группы устройств «MTJ», по меньшей мере, в один столбец в матрице вывода, причем выходы каждой строки соединены с устройствами «MTJ», по меньшей мере, в одном столбце, и определение логической функции на основе относительных сопротивлений каждого устройства «MTJ».

Недостатком такой схемы организации устройства «PLA» является демонстрация принципов программирования СС и ФС элементов «MTJ» для суперпозиции определенной заданной логической функции на выходе «PLA». Могут быть разработаны альтернативные варианты осуществления, не отступая от содержания и объема изобретения /4/. Кроме того, известные элементы изобретения не были подробно описаны или были опущены для исключения затруднения в понимании соответствующих деталей вариантов реализации изобретения. Слово «иллюстративный» там использовано в значении «служащий в качестве примера, образца или иллюстрации». Любой вариант реализации, приведенный в описании /4/ как «иллюстративный», не должен обязательно рассматриваться как предпочтительный или имеющий преимущества перед другими вариантами осуществления. Таким же образом, термин «варианты осуществления изобретения» не требует, чтобы все варианты осуществления изобретения включали в себя рассматриваемый признак, преимущество или режим функционирования.

Варианты осуществления изобретения используют элементы магниторезистивной оперативной памяти «STT-MRAM», составляющих часть матрицы запоминающего устройства. «STT-MRAM» использует электроны, которые становятся спин-поляризованными, так как электроны проходят через тонкую пленку (спиновый фильтр). Во время операции записи спин-поляризованные электроны влияют вращающим моментом на СС, который может переключать полярность намагниченности СС. Операция чтения аналогична общепринятой в «MRAM» в том смысле, что ток используется для идентификации сопротивления логического состояния запоминающего элемента «MTJ», как обсуждалось выше.

На Фиг.3 приведена одноразрядная ячейка памяти технологии «PSV-MRAM» для лучшего понимания процесса программирования элемента «PSV». Логическое состояние элемента «PSV» в «PSV-MRAM» записывается электрически, в противоположность магнитной записи в общепринятой «MRAM».

На Фиг.4 приведена более подробная схема ячейки «STT-MRAM» для дальнейшего обсуждения операций чтения/записи. В отличие от «MRAM», операция записи в «STT-MRAM» является электрической. Цепи чтения/записи формируют напряжение записи между разрядной шиной и шиной источника. В зависимости от полярности напряжения между разрядной шиной и шиной источника может быть изменена полярность магнитного СС элемента «MTJ», и, соответственно, в ячейку «STT-MRAM» может быть записано определенное логическое состояние. Таким же образом, во время операции чтения формируется ток чтения, который протекает между разрядной шиной и шиной источника через элемент «MTJ». Когда току дают возможность протекать через транзистор, сопротивление (логическое состояние) элемента «MTJ» может быть определено на основе разности напряжений между разрядной шиной и шиной источника, которое сравнивается с началом отсчета и затем усиливается усилителем считывания. Это функционирование и конструкция ячейки памяти известны в данной области техники. Дополнительные подробности представлены, например, в /5/ и в Приложении «А».

Практически отсутствуют публикации о патентоохраняемых технических решений устройств «STT-MRAM».

Техническим результатом заявляемого устройства является интегрированная в СБИС технологии КМОП/КНИ с n⁺- и p⁺-поликремниевыми затворами матрица памяти «STT-MRAM».

Технический результат достигается тем, что решением задачи создания матрицы памяти «STT-MRAM» является устройство матричного типа, управляемое внешними сигналами записи/чтения информации и ввода/вывода данных, содержащее:

множество устройств на магнитных туннельных переходах («MTJ») с передачей спинового вращения, организованных в матрицу запоминающих ячеек;

устройство организации записи/чтения информации для конкретного устройства «MTJ», включающее:

блок ввода/вывода данных,

блок дешифратора адресного кода,

блок управления ключами шин записи слова,

блок ключей шин записи слова,

блок управления ключами разрядных шин,

блок ключей разрядных шин,

блок управления записью/чтением данных,

блок формирователя тока записи/чтения,

источники тока записи слова, тока записи разряда, тока чтения в составе блока формирователя тока записи/чтения,

шины разрядные, шины записи слова, шины чтения слова, двунаправленную шину ввода/вывода данных,

соединенные с соответствующими устройствами «MTJ» для изменения полярности намагниченности свободного слоя каждого устройства «MTJ», причем блоки устройства организации записи/чтения информации объединены соответствующими шинами для формирования логического состояния на основе относительных полярностей свободного слоя и фиксированного слоя каждого устройства «MTJ»,

блок усилителя чтения данных на выходе матрицы запоминающих ячеек, соединенный с двунаправленной шиной ввода/вывода данных по цепям «U_P:0-15, Э» и «DЧ:0-15», выполненный с возможностью обнаруживать уровень сигнала на конце «А» в шине разрядной и формировать двоичный выходной сигнал «DЧ:0-15» на основе сравнения уровня сигнала в разряде матрицы запоминающих ячеек в компараторе, включенным в состав блока усилителя чтения данных, с эталонным пороговым уровнем сигнала («U_Э»),

С целью придания исходной анизотропии намагниченности свободного и фиксированного ферромагнитного слоев каждой запоминающей ячейки матрицы памяти «STT-MRAM» при формировании топологи устройства «MTJ» оно выполнено в виде эллипса с осью легкого намагничивания, направленной по его большой оси,

С целью изменения полярности намагниченности верхнего свободного слоя устройства «MTJ» внешнее управляющее матрицей памяти «STT-MRAM» устройство соединено по цепям сигнала разрешения записи информации ( $$\overline{WE}$$ ), сигнала разрешения считывания информации ( $$\overline{OE}$$ ), сигнала разрешения выработки сигнала первого цикла работы ( $$\overline{CE}1$$ ), сигнала разрешения выработки сигнала второго цикла ( $$\overline{CE}2$$ ) с блоком управления записью/чтением данных, по цепям ввода/вывода данных внешнее управляющее устройство по двунаправленной 16-разрядной шине данных («DIO:0-15») соединено с блоком ввода/вывода данных, по 12-разрядной адресной шине («A:0-11») внешнее устройство соединено с блоком дешифратора адреса с возможностью реализации процедуры записи/чтения в два цикла путем последовательной подачи внешних разрешающих сигналов « $$\overline{CE}1$$ » и « $$\overline{CE}2$$ » на соответствующие входы блока управления записью/чтением данных (Фиг.16 и Фиг.17).

Для исключения статистического разброса величины магнитного момента нижнего закрепленного ферромагнитного слоя в каждом устройстве «MTJ», концы «А» разрядной шины «ШР-А:0-15, Э» этого устройства в режиме чтения данных соединены с одним из входов компаратора, а второй вход компаратора соединен с шиной записи/чтения, в которой генерируется выходной сигнал «U_Э» эталонного устройства «MTJ», расположенного в центре каждого слова матрицы запоминающих ячеек («МЗЯ») (Фиг.34).

Для организации постоянного запоминающего устройства (ПЗУ) емкостью 64 кбит с 16-и разрядной двунаправленной шиной ввода/вывода данных «DIO:0-15», она содержит множество запоминающих ячеек («ЗЯ») на основе устройств «MTJ», которые могут быть электрически приведены в состояние высокого сопротивления «R_B» или низкого сопротивления « R_H».

Для обеспечения обращения к выбранному слову «МЗЯ», выходы «C:i» блока дешифратора адреса («Дш.А»), где i=0…4095 равно численному значению кода адреса, соединены с входом блока управления ключами шины записи слова («БУК ШЗС») и одновременно, через блок ключей записи слова («БК ШЗС»), с шиной записи слова («ШЗС:i») «МЗЯ», где i=0…4095 равно численному значению кода адреса устройства «MTJ», с возможностью выработки на одном из выходов «C:i» сигнала с уровнем логической «1» при поступлении на вход «Дш.А» по шине «A:0-11» от внешнего устройства параллельного адресного кода (Фиг.16).

С целью обеспечения формирования сигналов 1-го и 2-го цикла записи (« $$\overline{ЗТ1}$$ », « $$\overline{ЗТ2}$$ »), 1-го и 2-го циклов чтения (« $$\overline{ЧТ1}$$ », « $$\overline{ЧТ2}$$ ») и сигналов записи «З» и чтения «Ч» внешнее управляющее устройство соединено с входом блока управления записью/чтением («БУЗЧ») по цепям: сигнала разрешения записи данных « $$\overline{WE}$$ » с возможностью, после его инвертирования, поступления в виде сигнала «З» на вход блока формирователя токов записи/чтения («ФТЗЧ»), сигнала разрешения чтения данных « $$\overline{OE}$$ » с возможностью, после его инвертирования, поступления в виде сигнала «Ч» на вход блока ключей шин разряда («БК ШР») и блока «ФТЗЧ», а в режиме записи выход « $$\overline{ЗТ1}$$ » «БУЗЧ» соединен с соответствующими входами «БУК ШЗС» и блока управления ключами шины разряда («БУК ШР») при выполнении условия $$\overline{ЗТ1}=\overline{CE1}\vee \overline{WE}$$ выход «ЗТ2» «БУЗЧ» соединен с соответствующими входами «БУК ШЗС» и «БУК ШР» при выполнении условия $$\overline{ЗТ2}=\overline{CE2}\vee \overline{WE}$$ , в режиме чтения выход « $$\overline{ЧТ1}$$ » «БУЗЧ» соединен с блоком усилителя чтения данных «БУЧ» при выполнении условия $$\overline{ЧТ1}=\overline{CE1}\vee \overline{OE}$$ , выход « $$\overline{ЧТ2}$$ » «БУЗЧ» соединен с соответствующими входами «БУЧ» и блока ввода/вывода данных «БВВД» при выполнении условия $$\overline{ЧТ2}=\overline{CE2}\vee \overline{OE}$$ (Фиг.16).

С целью генерации сигналов управления ключами «БУК ШЗС» в зависимости от состояния входных сигналов «C:i», где i=0…4095, « $$\overline{ЗТ1}$$ », « $$\overline{ЗТ2}$$ », выходы «a:i», «б:i» «БУК ШЗС» соединены с соответствующими входами «БК ШЗС» с возможностью обеспечения управлением состояния ключей: при уровне «1» сигналов « $$\overline{ЗТ1}$$ », « $$\overline{ЗТ2}$$ » выходы всех ключей «БК ШЗС» установлены в третье состояние (с выходным сопротивлением, близким к состоянию «холостого хода» (или «∞»)), т.е. концы «А» и «Б» всех шин «ШЗС» отсоединены от «БК ШЗС», при уровне сигнала «C:i», равном «1», и уровне «0» сигнала « $$\overline{ЗТ2}$$ », концы «А» и «Б» шины «ШЗС:i» подсоединены соответственно к источнику тока «I_ЗС» и общей шине («ШО») ключами «КА:i» и «КБ:i» с возможностью обеспечения записи «0» током « $$I_{ЗС}^0:i$$ », при этом выходы остальных ключей установлены в третье состояние, при уровне сигнала «C:i», равном «0», и уровне «1» сигнала « $$\overline{ЗТ2}$$ », концы «А» и «Б» шины «ШЗС:i», где i=0…4095, присоединены соответственно к источнику тока «I_ЗС» и «ШО» ключами «КА:i» и «КБ:i» с возможностью обеспечения записи «1» током « $$I_{ЗС}^1:i$$ »; при этом выходы «a:i», «б:i» «БУК ШЗС» соединены с входом «БК ШЗС» (Фиг.16).

С целью управления «БК ШР» выходы «б:0-15, Э» блока «БУК ШР» присоединены с одной стороны к «БК ШР» с логическим состоянием, определяемым состоянием входных сигналов внешнего устройства « $$\overline{D3:0-15}$$ », « $$\overline{ЗТ1}$$ », « $$\overline{ЗТ2}$$ », с другой стороны входы «Ч», «i_ч», «I_ЗР:0-15, Э» «БК ШР» соединены с соответствующими выходами «БУЗЧ» и «ФТЗЧ» с возможностью обеспечения: при уровне «1» сигналов « $$\overline{ЗТ1}$$ », « $$\overline{ЗТ2}$$ » установку выходов всех ключей «БК ШР» в третье состояние, т.е. концы «А» и «Б» разрядных шин «ШР» отсоединены от «БК ШР», при уровне «0» сигнала « $$\overline{ЗТ1}$$ » и высоком уровне сигналов « $$\overline{D3}$$ » (например, « $$\overline{D3:1}$$ », « $$\overline{D3:5}$$ », « $$\overline{D3:10}$$ ») концы «А» шин «ШР-А:1, 5, 10, Э» соответственно присоединены к источникам тока записи «I_ЗР:1, 5, 10, Э» ключами «КА:I, 5, 10, Э» и концы «Б» шин «ШР-Б:1, 5, 10, Э» присоединены к «ШО» ключами «КБ:1, 5, 10, Э» (запись «0» в разряды с кодом «0» в «DIO:i» выбранного слова i «МЗЯ» обеспечивается токами « $$I^0зр:i,Э$$ »), при этом выходы ключей, соединенных с шинами «ШР-Б:0, 2-4, 6-9, 11-15», установлены в третье состояние, при уровне «0» внешних сигналов « $$\overline{ЗТ2}$$ » и « $$\overline{D3}:\mathrm{0,}2-\mathrm{4,}6-\mathrm{9,}11-15$$ » (« $$\overline{D3}:\mathrm{1,}\mathrm{5,}10$$ » - имеют уровень «1») концы «А» шин «ШР-А:0, 2-4, 6-9, 11-15» присоединены к «ШО» и концы «Б» шин «ШР-Б:0, 2-4, 6-9, 1-15» соответственно присоединены к источникам тока « $$I^1зр:\mathrm{0,}2-\mathrm{4,}6-\mathrm{9,}11-15$$ » соответствующими ключами «БК ШР» (запись «1» в разряды с кодом «1» в «DIO:i» выбранного слова «C:i» «МЗЯ» обеспечивается токами « $$I^1зр:i$$ »), при этом выходы ключей, соединенных с шинами «ШР-А:1, 5, 10, Э», установлены в третье состояние с возможностью формирования на выходе «БК ШР» также сигналов чтения «U_P:0-15, Э» и «U_Э», соединенных с соответствующими входами «БУЧ» (Фиг.16).

Для обеспечения соединения концов «ШЗС», выбранных для записи слова, к источнику тока «I_ЗС» и «ШО» в режиме записи и отключения шин «ШЗС», входы «a:i», «б:i» «БК ШЗС» соединены с соответствующими выходами «БУК ШЗС» с возможностью реализации алгоритма работы «БК ШЗС», а выходы «ШЗС-А:i» и «ШЗС-Б:i» (i=0…4095) «БК ШЗС» соединены с соответствующими шинами «МЗЯ» (Фиг.17).

Для формирования стабильных токов записи слова «I_ЗС» и разрядных токов записи «I_ЗР:0-15, Э», входы «З» и «Ч» блока «ФТЗЧ» соединены с соответствующими выходами «БУЗЧ», а выход «I_ЗС» «ФТЗЧ» при уровне «1» сигнала «З» соединен с входом «БК ШЗС», и « $$I_{ЗР}^1:0-\mathrm{15,}Э$$ » поступают на «БК ШР», а при уровне «1» сигнала «Ч» выход «i_Ч:0-15, Э» блока «ФТЗЧ» соединен с соответствующим входом «БК ШР» (Фиг.16).

С целью частичной компенсации технологических отклонений сопротивлений «R_H» и «R_B» устройств «MTJ» в словах энергонезависимой «МЗЯ», она организована в виде 4096 шестнадцатиразрядных слов, каждая «ЗЯ» содержит «MTJ», транзистор МОП и систему шин для обеспечения записи и чтения данных по словам, а каждое слово содержит 17 «ЗЯ», одна из которых эталонная, исходно заранее установленная в состояние «0» с возможностью выработки эталонного напряжения «U_Э» при чтении информации из данного слова.

Для организации управления работой «МЗЯ» все шины записи/чтения «МЗЯ» соединены с соответствующими выходами «ШЗС-А:i», «ШЗС-Б:i» «БК ШЗС» (i=0…4095), шины «ШР-A:i, Э,», «ШР-Б:i, Э» (i=0-15) с соответствующими выходами «БК ШР», шина «ШЧС:i» с соответствующим выходом блока «Дш.А», а в режиме чтения шина «ШР-А:i, Э» соединена с входами «U_P:0-15, Э» «БУЧ» и с выбранной «ЗЯ» (Фиг.18).

С целью обеспечения усиления считанных с шины «ШР-A:i, Э» «БК ШР» сигналов «U_P:0-15, Э» и выработки нормированных сигналов «DЧ:0-15», в режиме чтения вход « $$\overline{ЧТ1}$$ » «БУЧ» соединен с соответствующим выходом «БУЗЧ» для подготовки «БУЧ» к чтению и вход « $$\overline{ЧТ2}$$ » соединен с уровнем «1» с соответствующим выходом «БУЗЧ» с возможностью формирования сигналов «DЧ:0-15» с уровнями «1» или «0» в соответствии с алгоритмом работы «БУЧ» при уровне «1» « $$\overline{ЧТ2}$$ » (Фиг.18).

Приведенное описание заявляемого устройства может быть дополнено следующими иллюстрациями, приведенными ниже.

На Фиг.1 показана процедура записи информации пропусканием тока, который намагничивает верхний свободный слой (СС) в прямом (параллельном) направлении: (1-1) - нижний фиксированный слой ФС; (1-2) - переход MTJ; (1-3) - СС; (1-4) - вектор намагниченности; (1-5) - элемент «MTJ».

На Фиг.2 показана процедура записи информации пропусканием тока, который намагничивает верхний СС в инверсном (антипараллельном) направлении: (2-1) - элемент «MTJ»; (2-1) - ФС; (2-2) - переход «MTJ»; (2-3) - СС; (2-4) - вектор намагниченности; (2-5) - элемент «MTJ».

На Фиг.3 приведена конструкция одноразрядной ячейки памяти (3-1) «PSV-MRAM», включающей в себя: элемент (3-2) «PSV», направление намагниченности (3-3) («1»∞→), («0»∞→) ФС, шину данных (3-4) («I_S» «Sence») и шину записи/чтения (3-5) слов («Word»), ток записи/чтения (3-6) («I_W/I_R»), измерительный ток (3-7) I_S.

На Фиг.4 показана ячейка памяти (4-1) «STT-MRAM», включающая в себя: элемент (4-2) «MTJ», транзистор МОП (4-3), шину разряда («ШР») (4-4), шину слов («ШС») (4-5), шину источника тока («ШИ») (4-6), усилитель считывания («УСч») (4-7), цепи записи/чтения (4-8), уровень отсчета (4-9) на «ШР», СС (4-10) элемента «MTJ».

На Фиг.5 показана организация шин записи/чтения матрицы «STT-MRAM»: а) поперечное сечение; б) вид сверху; (5-1) активная ячейка; (5-2) - шина записи/считывания (Word); (5-3) - линия данных (Sense); (5-4) - шина данных (Sense); (5-5) - ток измерительный I_S; (5-6) - ток записи (I_W)/считывания (I_R); (5-7) - усилители считывания.

На Фиг.6 показана 3-D ячейка «MRAM» технического решения, принятого за прототип: (6-1) - ток записи; (6-2) - элемент «MTJ»; (6-3) - транзистор МОП; (6-4) - шина записи/разрядная (чтения); (6-5) - шина ввода данных.

На Фиг.7 показаны эпюры протекания токов записи/чтения в ячейке «STT-MRAM» для случая хранения а) логического «0» и б) логической «1»: (7-1) - I_W - ток записи (word); (7-2) - R_S - сопротивление шины данных (sense); (7-3) - U_S - напряжение на шине данных (sense); (7-4) - U_D - напряжение на выходе данных.

На Фиг.8 показана структура ячейки памяти ИМС 1T1MTJ «MRAM»: (8-1) - шина записи/чтения (Word); (8-2) - шина данных (Sense); (8-3) - I_S - ток чтения данных; (8-4) - «0»↔«1» - полярность тока записи/чтения; (8-5) - «0»∞←; →∞«1» - полярность вектора намагниченности.

На Фиг.9. показано поперечное сечение ячейки «STT-MRAM» со структурой «MTJ»: (9-1) - шина данных; (9-2) - СС; (9-3) туннельный барьер; (9-4) - ФС; (9-5) - шина разряда; (9-6) - изолирующий транзистор («ВКЛ» при чтении).

На Фиг.10 показана 3-D ячейка «STT-MRAM» конструкции Савченко: (10-1) - ячейка «MTJ»; (10-2) - шина разряда; (10-3) - магнитное поле; (10-4) шина слов; (10-5) - ток чтения; (10-6) - транзистор МОП («ВКЛ» при считывании, «ОТКЛ» при записи); (10-7) - компаратор; (10-8) - выходные данные; (10-9) - I_REF - опорный источник.

На Фиг.11 показано поперечное сечение элемента «MTJ» с эффектом «пиннинга»: (11-1) - верхний электрод; (11-2) - составной магнитный слой; (11-3) - сенсорный слой; (11-4) - магнитный барьер; (11-5) - магнитный слой; (11-6) - эталонный слой; (11-7) - «Pinning»; (11-8) - базовый электрод.

На Фиг.12 показана временная диаграмма сигналов записи и соответствующие ей повороты магнитных осей в составном сенсорном слое ячейки «MRAM» («Freescale»): (12-1) - шина «1» записи; (12-2) - шина «2» записи; (12-3) ось трудного намагничивания; (12-4) - ось легкого намагничивания; (12-5) - расположение векторов поля $$\overrightarrow{H}$$ и тока $$\overrightarrow{I}$$ по линии «1»; (12-6) - расположение векторов поля $$\overrightarrow{H}$$ и тока $$\overrightarrow{I}$$ по линии «2».

На Фиг.13 показана эволюция архитектуры «MTJ», конструированная под «MRAM» (а) базисная структура «MTJ»; (b) структура «MTJ» с ферромагнитным слоем, запинингованным на антиферромагнетике;(с) структура «MTJ» с ферромагнитным слоем, запинингованным на искусственном антиферромагнетике; (d) структура «MTJ», в котором оба электрода содержат пары слоев: (13-1) - магнитный СС; (13-2) - пиннингуемый магнитный слой; (13-3) - пленка туннельного барьера; (13-4) - пленка, содержащая Ru; (13-5) - антиферромагнитная пленка со смещением; (13-6) - прослойки; (13-7) - засеянные пленки; (13-8) - подложка.

На Фиг.14 приведена 3-D схема расположения шин разряда («ШР»), записи слова («ШЗС»), чтения («ШЧ») и транзисторов МОП в элементе матрицы «STT-MRAM»: (14-1) - разрядная шина; (14-2) - шина данных; (14-3) - шина записи/чтения.

На Фиг.15 приведена блок-схема микросхемы MR2A16A.

На Фиг.16 приведена блок-схема матрицы памяти «STT-MRAM»: (16-1) - блок дешифратора адреса («Дш.А»); (16-2) - блок управления вводом/выводом данных («БВВД»); (16-3) - блок управления записью/чтением («БУЗЧ»); (16-4) - блок управления ключами шины записи слова («БУК ШЗС»); (16-5) - блок управления ключами шины разряда («БУК ШР»); (16-6) - блок ключей шины записи слова («БК ШЗС»); (16-7) - блок ключей шины разряда («БК ШР»); (16-8) - блок формирователя токов записи/чтения («ФТЗЧ»); (16-9) - матрица запоминающих ячеек («МЗЯ»); (16-10) - блок усилителей чтения данных («БУЧ»),

На Фиг.17 приведены эпюры изменения сигналов в режиме записи данных.

На Фиг.18 приведены эпюры изменения сигналов в режиме чтения данных.

На Фиг.19 приведено поперечное сечение запоминающей ячейки «МЗЯ» устройства «STT-MRAM»: (19-1) - элемент «MTJ»; (19-2) - шина разряда; (19-3) - шина записи слова; (19-4) - шина чтения слова; (19-5) - транзистор МОП; (19-6) - n-Si; (19-7) - p-Si; (19-8) - затвор транзистора МОП.

На Фиг.20 приведена принципиальная электрическая схема блока дешифратора адреса («Дш.А»): «Дш1-i» - дешифратор адреса 1-го типа; «Дш2-i» - дешифратор адреса 2-го типа; «Bi» - выход дешифратора 1-го типа; «ai» - входы дешифратора 1-го; «ЧТ2-В» - сигнал второго цикла чтения высокого уровня; Ai - входные сигналы дешифратора; Ci - выходные сигналы дешифратора, i=0-4095.

На Фиг.21 приведена принципиальная электрическая схема канала «Дш.А» первого типа.

На Фиг.22 приведена принципиальная электрическая схема канала «Дш.А» второго типа.

На Фиг.23 приведена принципиальная электрическая схема «БВВД».

На Фиг.24 приведена принципиальная электрическая схема «БУЗЧ».

На Фиг.25 приведена функциональная схема «БУК ШЗС»: «Cx.P1», «Cx.P2» - схемы разветвления; «БСх.УК» - схема управления ключами; «Сх.УК:0-4095» - схемы управления ключами; «P» - вход схемы управления ключами; «У1:0-255» - входы «1» схемы управления ключами; «У2:0-255» - входы «2» схемы управления ключами; «ЗТ2-В:0-255» - сигнал записи 2-го цикла; «ЗТ1-В:0-255». - сигнал записи 1-го цикла.

На Фиг.26 приведена принципиальная электрическая схема разветвления «Сх.Р».

На Фиг.27 приведена принципиальная электрическая схема управления ключами: а) внутренняя структура; б) условное обозначение.

На Фиг.28 приведена принципиальная электрическая схема «БУК ШР»: «б1:Э» - сигналы; «б2:Э» - сигналы; «б1:0-15» - сигналы; «a2:i» - сигналы; U_Э - эталонный сигнал.

На Фиг.29 приведена а) электрическая схема ключа коммутации тока и б) его условное обозначение.

На Фиг.30 приведена принципиальная электрическая схема канала «БК ШЗС»: «К1» - 1-й ключ; «К2» - 2-й ключ; «Bl-i» - 1-й выход; «B2-i» - 2-й выход.

На Фиг.31 приведена принципиальная электрическая схема «БК ШР»: «K1» - 1-й ключ; «К2» - 2-й ключ; «R1» - резистор; «a1:i» - сигналы; «a2:i» - сигналы; U_Э - эталонный сигнал.

На Фиг.32 приведена принципиальная электрическая схема «ФТЗЧ»: V1 - транзистор МОП; V2-V24 - транзисторы МОП; «I_З» - ток записи; «I_Ч» ток чтения через резистор R2; R2 - резистор.

На Фиг.33 приведена запоминающая ячейка («ЗЯ») с системой шин: «ШР-А» - конец «А» шины разряда; «ШР-Б» - конец «Б» шины разряда; $$I_{ЗР}^0$$ - ток записи «0» шины разряда; $$I_{ЗР}^1$$ - ток записи «1»; шины разряда (ШР); СС - свободный магнитный слой; И - изолирующий слой; MTJ - туннельный переход; ФС - фиксированный магнитный слой; ШЗС-А - конец «А» шины записи слова; i_Ч - ток чтения; $$I_{ЗС}^0$$ , - ток записи слова «0»; $$I_{ЗС}^1$$ - ток записи слова «1»; Н - вектор магнитного поля ФС; H^0,1 - вектор магнитного поля СС в состоянии «0» или «1».

На Фиг.34 приведена принципиальная электрическая схема матрицы «ЗЯ»: А - конец «А» ШР; Б - конец «Б» ШР; ШР:0 - шина разряда «1»; ШР:Э - шина разряда «Э»; Б1 - конец «Б1» ШЗС; ШЗС:0 - шина «0»-я записи слова; ШЗС:i - шина «i» записи слова; ШЗС:4095; ШЧС:4095 - шина «4096» записи/чтения слова; «ШО» - общая шина.

На Фиг.35 приведены: а) инвертор КМОП; б) его передаточная характеристика.

На Фиг.36 приведены: а) принципиальная электрическая схема компаратора напряжения: «НЕ-1» - инвертор КМОП; «НЕ-2» - инвертор КМОП; «АК1» - аналоговый ключ двунаправленный; «АК2» - то же самое; «АКЗ» - то же самое; «В» - напряжение на выходе компаратора; «ЧТ1» - сигнал чтения высокого уровня 1-го цикла; «ЧТ2» - сигнал чтения высокого уровня 2-го цикла; Cl - разделительный конденсатор, б) аналогового ключа.

На Фиг.37 приведена принципиальная электрическая схема «БУЧ».

Пример конкретной реализации.

Технический результат достигается тем, что решением задачи создания матрицы памяти «STT-MRAM» является устройство матричного типа, управляемое внешними сигналами записи/чтения информации и ввода/вывода данных, содержащее: множество устройств на магнитных туннельных переходах «MTJ» с передачей спинового вращения, организованных в матрицу, и устройства выборки конкретного элемента «MTJ» для организации записи/чтения информации, ввода/вывода данных, источников тока, соединенных с соответствующими устройствами «MTJ», для изменения полярности намагниченности свободного слоя каждого устройства «MTJ».

Для придания исходной анизотропии намагниченности свободного и фиксированного ферромагнитного слоев каждой запоминающей ячейки «STT-MRAM», при формировании топологии устройства «MTJ» оно выполнено в виде эллипса с осью легкого намагничивания, направленной по его большой оси.

Зависимость магнитосопротивления одного из магнитных элементов эллиптической формы двухслойной магнитной структуры CoFe/TaO_x/CoFe от магнитного поля R(H), приложенного вдоль длинной оси магнитного элемента, эллиптической формы (размер 300×200 нм) позволила определить изменения величины магнитосопротивления порядка 3% при падении напряжения на структуре «MTJ» 10-500 мВ при пропускании тока ~1-50 мкА. Сопротивление структуры составляло ~10 кОм. Величина магнитосопротивления составила ~ 3% при падении напряжения 10 мВ и плавно уменьшалась с ростом измерительного тока. При приложении внешнего магнитного поля порядка 500 Э намагниченности слоев становились коллениарными. При уменьшении величины магнитного поля, намагниченности слоев начинали разворачиваться относительно друг друга, т.е. возникало угловое состояние. Этот разворот происходил до величины магнитного поля величины порядка ноля эрстед. При изменении направления внешнего магнитного поля на зависимости сопротивления от величины магнитного поля R(H) наблюдался скачок - частица переходила в антиферромагнитное состояние, намагниченности слоев были б) аналогового ключа противоположно направлены. Это состояние являлось устойчивым до полей порядка 500 Э, при увеличении величины поля R(H) скачком уменьшается, что соответствует переходу частицы в состояние с ферромагнитным упорядочиванием слоев.

С уменьшением размера магниторезистивного элемента до 200×100 нм удалось добиться, чтобы существовало только два устойчивых состояния во внешнем магнитном поле. Величина изменения магнитосопротивления составила порядка 2%. Фактически этот элемент позволяет хранить информацию при выключении внешнего поля.

Проведены измерения зависимости сопротивления от магнитного поля, направленного вдоль короткой оси частицы. Эти измерения показали, что сопротивление системы пропорционально косинусу угла между магнитными моментами слоев.

Таким образом, продемонстрирована возможность наблюдения магнитосопротивления в двухслойной магнитной структуре CoFe/TaO_x/CoFe. Полученные результаты открывают возможность начала разработки конструкции магниторезистивных элементов запоминающих устройств на основе эффекта туннельного магнитосопротивления. Этот результат был достигнут благодаря разработке и освоению методов изготовления магниторезистивных элементов с размерами 100×200 нм, помещенных между подводящими электродами.

Блоки устройства организации записи/чтения информации объединены для формирования информационного бита на основе относительных полярностей свободного слоя каждого устройства «MTJ», и блок усилителя чтения данных, соединенный с шиной ввода/вывода, выполнен с возможностью обнаруживать уровень сигнала в шине ввода/вывода разряда и формировать двоичный выходной сигнал на основе сравнения уровня сигнала в разряде матрицы с пороговым уровнем сигнала. С целью изменения полярности намагниченности верхнего свободного ферромагнитного слоя устройства «MTJ» процедура записи/чтения проводится в два цикла под управлением внешних разрешающих сигналов « $$\overline{CE1}$$ » и « $$\overline{CE2}$$ » (Фиг.16).

При этом по заднем фронту "0"→"1" сигнала разрешения записи первого цикла « $$\overline{CE}1$$ » и при уровне «0» сигнала разрешения записи « $$\overline{WE}$$ »формируется сигнал "0"→"1" записи слова «I_ЗС». Далее при формировании переднего фронта "1"→"0" сигнала записи второго цикла « $$\overline{CE2}$$ » начинается запись «0» током « $$I_{ЗС}^0:i,Э$$ » по шине записи слова «ШЗС:I» (i=0-4095), а уровень сигнала шины разряда «ШР:i, Э» (i=0-15) поддерживается равным «1». Запись « $$I_{ЗС}^0:i,Э$$ » завершается по заднему фронту "0"→"1" сигнала « $$\overline{CE2}$$ ». По заднему фронту "0"→"1" сигнала $$\overline{WE}$$ производится запись «1» током « $$I_{ЗС}^1:i,Э$$ » по «ШЗС:I», которая завершается по заднему фронту "1"→"0" сигнала «I_ЗС» (Фиг.17).

На Фиг.16 приведена блок-схема ИМС матрицы памяти «STT-MRAM» емкостью 64 кбит (16 К×16) с 16-разрядной двунаправленной шиной данных. На входы микросхемы поступают из внешнего по отношению к микросхеме устройства сигналы управления ее работой: « $$\overline{WE}$$ » - разрешает запись информации в микросхему; « $$\overline{OE}$$ » - разрешает чтение информации из микросхемы; « $$\overline{CE1}$$ » - разрешает выработку сигнала 1-го цикла работы микросхемы « $$\overline{ЗТ1}$$ » или « $$\overline{ЧТ1}$$ » в режиме записи или чтения информации соответственно; « $$\overline{CE2}$$ » разрешает выработку сигнала 2-го цикла работы микросхемы « $$\overline{ЗТ2}$$ » или « $$\overline{ЧТ2}$$ » соответственно в режиме записи или чтения информации.

По шине адреса «А:0-11» на микросхему поступают сигналы адреса, код которых определяет слово памяти, к которому производится обращение в режиме записи или чтения информации. По двунаправленной 16-разрядной шине данных «DIO:0-15» вводятся сигналы данных, которые необходимо записать в слово памяти по заданному адресу, в режиме записи или чтения данных, которые считаны из слова памяти по заданному адресу в режиме чтения информации. На Фиг.17 и Фиг.18 приведены временные диаграммы сигналов, поступающих на микросхему соответственно в режиме записи и чтения информации, и сигналы, вырабатываемые блоками микросхемы.

Блок дешифратора адреса (16-1) «Дш.А» вырабатывает на одном «C:i» из своих выходов «С:0-4095» сигнал с уровнем логической «1», обеспечивающий обращение к выбранному слову матрицы запоминающих ячеек (16-9) «МЗЯ» в соответствии с кодом адреса, сигналы которого поступают по шине «А:0-11», при этом i равно численному значению кода адреса.

Блок ввода-вывода данных (16-2) «БВВД» обеспечивает передачу сигналов 16-разрядного кода данных: с шины «DIO:0-15» на входы « $$\overline{D3:0-15}$$ » блока управления ключами разрядных шин (16-5) «БУК ШР» в режиме записи информации в (16-9) «МЗЯ» (при высоком уровне сигнала « $$\overline{ЧТ2}$$ »); с выходов «DЧ:0-15» (16-10) «БУЧ» в шину «DIO:0-15» в режиме чтения информации (при низком уровне сигнала « $$\overline{ЧТ2}$$ »).

Блок управления записью и чтением информации (16-3) («БУЗЧ») обеспечивает: передачу сигнала « $$\overline{WE}$$ » после его инвертирования на вход «З» (16-8) «ФТЗЧ»; передачу сигнала « $$\overline{OE}$$ » после его инвертирования на входы «Ч» (16-7) «БК ШР» и (16-8) «ФТЗЧ»; выработку сигналов « $$\overline{ЗТ1}=\overline{CE1}\vee \overline{WE}$$ » и « $$\overline{ЗТ2}=\overline{CE2}\vee \overline{WE}$$ » в режиме записи; выработку сигналов $$\overline{ЧТ1}=\overline{CE1}\vee \overline{OE}$$ и $$\overline{ЧТ2}=\overline{CE2}\vee \overline{OE}$$ в режиме чтения.

Блок управления ключами шин записи слова (16-4) «БУК ШЗС» в зависимости от состояния сигналов «С:0-4095», « $$\overline{ЗТ1}$$ », « $$\overline{ЗТ2}$$ » вырабатывает сигналы «а:0-4095», «б:0-4095», поступающие на (16-6) «БК ШЗС», которые обеспечивают управление состоянием ключей: при высоком уровне сигналов « $$\overline{ЗТ1}$$ », « $$\overline{ЗТ2}$$ » установку выходов всех ключей «БК ШЗС» в третье состояние (с выходным сопротивлением, близким к ∞), т.е. отключение концов «А» и «Б» шин «ШЗС:i» от (16-6) «БК ШЗС»; при высоком уровне сигнала «C:i» и низком уровне сигнала « $$\overline{ЗТ1}$$ » подключение концов «А» и «Б» шин «ШЗС:i» соответственно к источнику тока « $$I_{ЗС}^0:i$$ » и к общей шине («ШО»), или возвратной шине питания, ключами «КАi» и «КБi» (запись «0» обеспечивается током « $$I_{ЗС}^0:i$$ »), при этом выходы остальных ключей устанавливаются в третье состояние; при высоком уровне сигнала «C:i» и низком уровне сигнала « $$\overline{ЗТ2}$$ » подключение концов «А» и «Б» шины «ШЗС:i» соответственно к «ШО» и источнику тока «I_ЗС» ключами «KA:i» и «КБ:!» (запись «1» обеспечивается током « $$I_{ЗС}^1:i$$ »), показанным на Фиг.16, при этом выходы остальных ключей устанавливаются в третье состояние.

Блок управления ключами разрядных шин (16-5) «БУК ШР» в зависимости от состояния сигналов « $$\overline{D3:0-15}$$ »,« $$\overline{ЗТ1}$$ », « $$\overline{ЗТ2}$$ » вырабатывает сигналы «б:0-15», «Э», поступающие на блок ключей разрядных шин (16-7) «БК ШР», которые обеспечивают: при высоком уровне сигналов « $$\overline{ЗТ1}$$ », « $$\overline{ЗТ2}$$ » установку выходов всех ключей «БК ШР» в третье состояние, т.е. отключение концов «А» и «Б» всех шин «ШР» от «БК ШР»; при низком уровне сигнала « $$\overline{ЗТ1}$$ » и высоком уровне сигналов « $$\overline{D3:0-15}$$ » (например, $$\overline{D3:1}$$ , $$\overline{D3:5}$$ , $$\overline{D3:10}$$ ) подключение концов «А» шин «ШР:1, 5, 10, Э» соответственно к источникам тока записи - «I_ЗР:1, 5,10, Э» ключами «КА:1, 5,10, Э» и концов «Б» этих шин к «ШО» ключами «КБ:1, 5, 10, Э» (запись «0» в разряды с кодом «0» в «DIO:i» выбранного слова «C:i» (16-9) «МЗЯ», обеспечивается токами « $$I_{ЗР}^0:i,Э$$ », показанными на Фиг.16, при этом выходы ключей, соединенных с шинами «ШР:0, 2-4, 6-9, 11-15» устанавливаются в третье состояние; при низком уровне сигналов « $$\overline{ЗТ2}$$ » и « $$\overline{D3}:\mathrm{0,}2-\mathrm{4,}6-\mathrm{9,}11-15$$ » (« $$\overline{D3}:\mathrm{1,}\mathrm{5,}10$$ » - имеют высокий уровень) подключение концов «А» шин «ШР:0, 2-4, 6-9,11-15» к «ШО» и концов «Б» этих шин соответственно к источникам тока «I_ЗР:0, 2-4, 6-9, 11-15» соответствующими ключами «БК ШР» (запись «1» в разряды с кодом «1» в «DIO:i» выбранного слова «C:i» «МЗЯ», обеспечивается токами « $$I_{ЗР}^1:i$$ », при этом выходы ключей, соединенных с шинами «ШР:1, 5, 10, Э», устанавливаются в третье состояние.

Блок ключей шин записи слова (16-6) «БК ШЗС» обеспечивает соединение концов «ШЗС» выбранного для записи слова к источнику «I_ЗС» и «ШО» в режиме записи и отключение шин «ШЗС» в соответствии с описанием работы (16-4) «БУК ШЗС».

Блок ключей шин разряда (16-7) «БК ШР» обеспечивает: соединение концов «LUP:i» к источникам тока «I_ЗР:0-15, Э» и «ШО» в режиме записи и их отключение в соответствии с описанием работы (16-5) «БУК ШР»; соединение концов «A» («ШР:i» к источнику тока «I_Ч:0-15, Э» и отключение концов «Б» (16-37) «ШР:i» при высоком уровне сигнала чтения «Ч», при этом считанные из (16-9) «МЗЯ» сигналы «U_P:0-15» подаются на блок усилителей чтения (16-10) «БУЧ» с «ШР-А:0-15», а сигнал чтения «0» «U_P:Э» - с дополнительного выхода (16-7) «БК ШР».

Блок формирователя токов записи и чтения (16-8) «ФТЗЧ» вырабатывает: при высоком уровне сигнала записи «З» стабильные токи записи слова «I_ЗС» и разрядные токи записи «I_ЗР:0-15, Э»; при высоком уровне сигнала чтения «Ч» стабильные токи чтения «I_Ч:0-15, Э».

Матрица запоминающих ячеек (16-9) «МЗЯ» предназначена для энергонезависимого хранения информации, записанной в 4096 шестнадцатиразрядных словах, и обеспечивает пословную запись и чтение информации. На Фиг.19 приведено схематическое изображение запоминающей ячейки «ЗЯ», которая состоит из магнитного туннельного перехода (19-1) «MTJ», (19-5) транзистора МОП и системы шин: (19-2) «ШР», (19-3) «ШЗС», (19-4) «ШЧС».

Каждое слово состоит из 17 «ЗЯ», одна из которых эталонная, установленная в состояние «0» и служащая для выработки эталонного напряжения U_Э при чтении информации из данного слова, что позволяет компенсировать частично технологические отклонения сопротивлений низкого R_H и высокого R_B уровней в (19-1) «MTJ» в словах /6/.

Блок усилителей сигналов чтения (16-10) «БУЧ» обеспечивает усиление считанных сигналов «U_P:0-15» и выработку нормированных сигналов «D4:0-15» с уровнем логической «1» или «0» при поступлении сигнала « $$\overline{ЧТ2}$$ » высокого уровня. Сигнал « $$\overline{ЧТ1}$$ » используется для подготовки (16-10) «БУЧ» к чтению в соответствии с его алгоритмом работы.

На Фиг.20 приведена схема функциональная блока дешифратора адреса (16-1) «Дш.А».

При разработке больших матричных кристаллов (БМК) чаще всего применяются логические элементы типа «И-НЕ», «ИЛИ-НЕ» с числом входов не более 4 с коэффициентом разветвления не более 8 входов /7/. За один вход принимается два затвора транзисторов МОП. Для увеличения коэффициента разветвления используют параллельное соединение 2, 3 или 4 инверторов (далее по тексту «НЕ2», «НЕ3» или «НЕ4»), которые обеспечивают соответственно коэффициенты разветвления 16, 24 или 32 при использовании транзисторов МОП с одинаковыми параметрами (размерами).

В соответствии с этим для реализации функций блока (16-1) «Дш.А» выбрана функциональная схема, состоящая из трех однотипных дешифраторов «Дш.1-1», «Дш.1-2», «Дш.1-3» первого типа, построенных на основе элементов «4ИЛИ-НЕ» и шестнадцати однотипных дешифраторов «Дш.2.1-Дш.2.16», построенных на основе элементов «3И-НЕ».

Поскольку каждый выход «Bi» дешифратора первого типа «Дш.1» должен работать на 256 входов дешифраторов второго типа «Дш.2», он показан в виде шины, состоящей из 8 проводников, каждый из которых соединен с выходом инвертора «НЕ4», способным работать на 32 входа логических элементов.

В табл.1 приведено состояние выходов «В1-В16» дешифратора первого типа от комбинации сигналов, поступающих на его входы «а1-а4».

Из табл.1 следует, что числовое значение двоичного кода, сигналы которого поступают на входы «а4-а1», соответствуют номеру выхода, на котором вырабатывается сигнал с уровнем логической «1».

Дешифратор второго типа «Дш.2-1» вырабатывает сигнал с уровнем логической «1» на одном из выходов «Bi» при условии, что на его вход «а1» поступает с «Дш.1-1» сигнал с уровнем логической «1», при этом i=(NBДш.1-2)·16+(NBДш.1-3), где NB - номер выходов соответственно «Дш.1-2» и «Дш.1-3», на которых вырабатывается сигналы с уровнем логической «1», поступающие соответственно на входы «а2» и «а3» «Дш.2». Таким образом, на одном из выходов «C:i» (16-1) «Дш.А» вырабатывается сигнал с уровнем логической «1», где i соответствует числовому значению кода адреса «A11-A0».

Таблица 1 Состояние выходов дешифратора первого типа Входы «А» Выходы «В» 4 3 2 1 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 - - - - - - - - - - - - - - - - - - - - 0 1 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 - - - - - - - - - - - - - - - - - - - - 1 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

Каждый выход дешифратора второго типа нагружен на 13 входов: 4 входа (16-4) «БУК ШЗС» и 17 затворов транзисторов МОП «ЗЯ» выбранного слова (16-9) «МЗЯ».

На Фиг.21 приведена принципиальная электрическая схема дешифратора первого типа. На каждом выходе «Bi» (i=0…15) дешифратора установлен блок инверторов 8×4, состоящий из 8 инверторов «НЕ4», выходы которых ниже будем обозначать «Bi-1», «Bi-2»…«Bi-8».

Вход каждого инвертора «НЕ4», входящего в блок инверторов 8×4, эквивалентен 4 простым входам (2 затвора транзисторов МОП). Поэтому между элементами «4ИЛИ-НЕ» и блоком инверторов установлен для согласования нагрузок инвертор «НЕ4».

В табл.2.1 приведено состояние выходов дешифратора от комбинации сигналов, поступающих на его входы «а1-а4».

На Фиг.22 приведена принципиальная электрическая схема одного (i) из 256 каналов дешифратора второго типа, где i=0,1…255.

На выходе «Bi» i-го канала «Дш.2» вырабатывается сигнал «C(i+n256)», где n=0, 1…15 соответственно для Дш.2-1, Дш.2-2…Дш.2-16.

В табл.2 приведены соединения входов «а1» «Дш.2-1-Дш.2-16» с выходами «Дш.1-1».

Таблица 2 Соединения входов дешифратора Входы Дш2 Выходы «Дш.1-1», соединенные с входами «а1» «Дш.2-1»-«Дш.2-16» Дш2-1 Дш2-2 Дш2-3 Дш2-4 Дш2-5 Дш2-6 Дш2-7 Дш2-8 Дш2-9 Дш2-10 Дш2-11 Дш2-12 Дш2-13 Дш2-14 Дш2-15 Дш2-16 0а1-31а1 1B0-1 1B1-1 1B2-1 1B3-1 1B4-1 1B5-1 1B6-1 1B7-1 1B8-1 1B9-1 1B10-1 1B11-1 1B12-1 1B13-1 1B14-1 1B15-1 32а1-63а1 1B0-2 1B1-2 1B2-2 1B3-2 1B4-2 1B5-2 1B6-2 1B7-2 1B8-2 1B9-2 1B10-2 1B11-1 1B12-2 1B13-2 1B14-2 1B15-2 64а1-95а1 1B0-3 1B1-3 1B2-3 1B3-3 1B4-3 1B5-3 1B6-3 1B7-3 1B8-3 1B9-3 1B10-3 1B11-1 1B12-3 1B13-3 1B14-3 1B15-3 96а1-127а1 1B0-4 1B1-4 1B2-4 1B3-4 1B4-4 1B5-4 1B6-4 1B7-4 1B8-4 1B9-4 1B10-4 1B11-1 1B12-4 1B13-4 1B14-4 1B15-4 128а1-159а1 1B0-5 1B1-5 1B2-5 1B3-5 1B4-5 1B5-5 1B6-5 1B7-5 1B8-5 1B9-5 1B10-5 1B11-1 1B12-5 1B13-5 1B14-5 1B15-5 160а1-191а1 1B0-6 1B1-6 1B2-6 1B3-6 1B4-6 1B5-6 1B6-6 1B7-6 1B8-6 1B9-6 1B10-6 1B11-1 1B12-6 1B13-6 1B14-6 1B15-6 192а1-223а1 1B0-7 1B1-7 1B2-7 1B3-7 1B4-7 1B5-7 1B6-7 1B7-7 1B8-7 1B9-7 1B10-7 1B11-1 1B12-7 1B13-7 1B14-7 1B15-7 224а1-255а1 1B0-8 1B1-8 1B2-8 1B3-8 1B4-8 1B5-8 1B6-8 1B7-8 1B8-8 1B9-8 1B10-8 1B11-1 1B12-8 1B13-8 1B14-8 1B15-8

В табл.3 и 4 приведены соединения соответственно входов «а2» и «а3» любого «Дш.2» с выходами «Дш.1-2» и «Дш.1-3».

Таблица 3 Соединения входов и выходов дешифратора Соединение выходов «Дш.1-2» с входами «а2» «Дш.2» Выходы Дш.1-2 Входы Дш.2 Выходы Дш.1-2 Входы Дш.2 Выходы Дш.1-2 Входы Дш.2 2B-1 0а2, 1а2 2B5-1 80а2, 81а2 2B10-1 160а2, 161а2 2B0-2 2а2, 3а2 - - - - 2B0-3 4а2, 5а2 2B5-8 94а2, 95а2 2B10-8 174а2, 175а2 2B0-4 6а2, 7а2 2B6-1 96а2, 97а2 2B11-1 176а2, 177а2 2B0-5 8а2, 9а2 - - - - 2B0-6 10а2, 11а2 2B6-8 110а2, 111а2 2B11-8 190а2, 191а2 2B0-7 12а2, 13а2 2B7-1 112а2, 113а2 2B12-1 192а2, 193а2 2B0-8 14а2, 15а2 - - - - 2B1-1 16а2, 17а2 2B7-8 126а2, 127а2 2B12-8 206а2, 207а2 - - 2B8-1 128а2, 129а2 2B13-1 208а2, 209а2 2B1-8 30а2, 31а2 - - - - 2B2-1 32а2, 33а2 2B8-8 142а2, 143а2 2B13-8 222а2, 223а2 - - 2B9-1 144а2, 145а2 2B14-1 224а2, 225а2 2B2-8 46а2, 47а2 2B9-2 146а2, 147а2 - - 2B3-1 48а2, 49а2 2B9-3 148а2, 149а2 2B14-8 238а2, 239а2 - - 2B9-4 150а2, 151а2 2B15-1 240а2, 241а2 2B3-8 62а2, 63а2 2B9-5 152а2, 153а2 2B15-2 242а2, 243а2 2B4-1 64а2, 65а2 2B9-6 154а2, 155а2 - - - - 2B9-7 156а2, 157а2 2B15-7 252а2, 253а2 2B4-8 78а2, 79а2 2B9-8 158а2, 159а2 2B15-8 254а2, 255а2

Таблица 4 Соединения входов и выходов дешифратора Соединение выходов «Дш.1-3» с входами «а3» «Дш.2» Выходы
Дш.1-3 Входы Дш.2 Выходы Дш.1-3 Входы Дш.2 Выходы Дш.1-3 Входы Дш.2 3В0-1 0а3, 16а3 3B0-4 96а3, 112а3 3В0-7 192а3, 208а3 3B1-1 1а3, 17а3 - - - - 3B2-1 2а3,18а3 3B15-4 111а3, 127а3 3B15-7 207а3, 223а3 3B3-1 3а3, 19а3 3B0-5 128а3, 144а3 3B0-8 224а3, 240а3 3B4-1 4а3, 20а3 - - 3B1-8 225а3, 241а3 3B5-1 5а3, 21а3 3B15-5 143а3, 159а3 3B2-8 226а3, 242а3 3B6-1 6а3, 22а3 3B0-6 160а3, 176а3 3B3-8 227а3, 243а3 3B7-1 7а3, 23а3 3B1-6 161а3, 177а3 3B4-8 228а3, 244а3 3B8-1 8а3, 24а3 3B2-6 162а3, 178а3 3B5-8 229а3, 245а3 3B9-1 9а3, 25а3 3B3-6 163а3, 179а3 3B6-8 230а3, 246а3 3B10-1 10а3, 26а3 3B4-6 164а3, 180а3 3B7-8 231а3, 247а3 3B11-1 11а3, 27а3 3B5-6 165а3, 181а3 3B8-8 232а3, 248а3 3B12-1 12а3, 28а3 3B6-6 166а3, 182а3 3B9-8 233а3, 249а3 3B13-1 13а3, 29а3 3B7-6 167а3, 183а3 3B10-8 234а3, 250а3 3B14-1 14а3, 30а3 3B8-6 168а3, 184а3 3B11-8 235а3, 251а3 3B15-1 15а3, 31а3 3B9-6 169а3, 185а3 3B12-8 236а3, 252а3 3В0-2 32а3, 48а3 3B10-6 170а3, 186а3 3B13-8 237а3, 253а3 - - 3B11-6 171а3, 187а3 3B14-8 238а3, 254а3 3B15-2 47а3, 63а3 3B12-6 172а3, 188а3 3B15-8 239а3, 255а3 3В0-3 64а3, 80а3 3B13-6 173а3, 189а3     - - 3B14-6 174а3, 190а3     3B15-3 79а3, 95а3 3B15-6 175а3, 191а3    

Блок ввода-вывода данных (16-2) «БВВД» в режиме записи должен отключать шины «DIO:0-15» от выходов усилителей чтения и вырабатывать сигналы « $$\overline{D3:0-15}$$ », которые поступают на входы (16-5) «БУК ШР». В режиме чтения (16-2) «БВВД» должен подключать шину «DIO:0-15» к выходам усилителей чтения через буферные каскады при поступлении сигнала « $$\overline{ЧТ2}$$ » низкого уровня. На Фиг.23 приведена принципиальная электрическая схема (16-2) «БВВД». Она состоит из инвертора «НЕ2», вырабатывающего сигнал «ЧТ2-В» и 16 одинаковых каналов. При работе первого канала в режиме записи на входы инвертора «НЕ2» и элемента «2ИЛИ-НЕ» поступает сигнал « $$\overline{ЧТ2}$$ » высокого уровня («1»), обеспечивающий выработку на выходах элементов «2И-НЕ» и «2ИЛИ-НЕ» соответственно сигналов высокого («1») и низкого («0») уровней, которые закрывают соответственно p-канальный и n-канальный транзисторы МОП, отключая шину «DIO:0» от выхода «D4:0» (16-10) «БУЧ». Сигнал с шины «DIO:0» инвертируется инвертором и поступает на вход « $$\overline{D3:0}$$ » (16-5) «БУК ШР».

В режиме чтения на входы инвертора «НЕ2» и элемента «2ИЛИ-НЕ» поступает сигнал « $$\overline{ЧТ2}$$ » низкого уровня («0»), обеспечивающий выработку на выходах элементов «2И-НЕ» и «2ИЛИ-НЕ»: сигналов высокого уровня («1») при поступлении сигнала «DЧ:0» с «БУЧ» низкого уровня («0»), которые закрывают p-канальный и открывают n-канальный транзисторы, при этом на выход шины «DIO:0» поступает сигнал низкого уровня («0»); сигналов низкого уровня («0») при поступлении сигнала «DЧ:0» высокого уровня («1»), которые открывают p-канальный и закрывают n-канальный транзисторы, при этом на выход шины «DIO:0» поступает сигнал высокого уровня («1»). Работа остальных 15 каналов (16-2) «БВВД» аналогична описанной работе первого канала.

Блок управления записью и чтением данных (16-3) «БУЗЧ» вырабатывает сигналы управления в режимах записи и чтения в соответствии с временными диаграммами, приведенными на Фиг.17 и Фиг.18. Сигналы чтения « $$\overline{ЧТ1}$$ » и « $$\overline{ЧТ2}$$ », « $$\overline{ЗТ1}$$ », « $$\overline{ЗТ2}$$ » снимаются с выходов инверторов «НЕ3», обеспечивающих коэффициент разветвления 24, сигналы записи «З» и « $$\overline{ЧТ2}$$ » - с выходов инверторов «НЕ1» и «НЕ4», обеспечивающих коэффициенты разветвления соответственно 8 и 32.

Блок управления ключами шин записи слова (16-4) «БУК ШЗС» выполнен: из двух одинаковых схем разветвления «Сх.Р1» и «Сх.Р2», предназначенных для разветвления соответственно сигналов « $$\overline{ЗТ1}$$ » и « $$\overline{ЗТ2}$$ » на 256 выходов с коэффициентом разветвления 32 каждый; из блока схем управления ключами «БСх.УК». Блок «БСх.УК» состоит из 4096 одинаковых схем управления ключами («Сх.УК:0-Сх.УК:4095»). На вход «P» «Сх.УК:i» поступает с (16-1) «Дш.А» сигнал «C:i», разрешающий запись слова в строку «i» (16-9) «МЗЯ».

Входы «У1» и «У2» каждых 8-и «Сх.УК.-i» («Сх.УК:0-7», «Сх.УК:8-15» и т.д.) соответственно объединены между собой, образуя 256 входов «У1:0-255» и «У2:0-255) «БСх.УК», при этом на «У1:1» и «У2:1» поступает соответственно сигнал «ЗT2-Bi» и «ЗТ1-Bi».

Сигналы с выходов «а1», «б1» и «а2», «б2» «Сх.УК:i» поступают соответственно на входы ключей «КА:i» и «КБ:i», выходы которых соединены соответственно с концами «А» и «Б» шины «ШЗС:i».

На Фиг.26 приведена принципиальная электрическая схема разветвления «Сх.Р».

Для увеличения коэффициента разветвления в схеме использованы инверторы «НЕ2» и «НЕ4», в которых параллельно соединены соответственно 2 и 4 инвертора. Инверторы «НЕ2» и «НЕ4» обеспечивают коэффициенты разветвления 16 и 32.

На входах «Сх.Р» установлены блоки инверторов «НЕ8×4»,. входы каждого блока соединены между собой и выходом инвертора «НЕ4».

Сигналы с 8-и выходов каждого блока «НЕ8×4» поступают на входы управления «У2i» («У1i») 16 схем управления ключами «Сх.УК:i».

На Фиг.27 приведена принципиальная электрическая схема схемы управления ключами «Сх.УК:i». Схема управления ключами «Сх.УК» обеспечивает выработку сигналов «а1», «б1», «а2», «б2» в зависимости от входных сигналов «P», «У1», «У2» в соответствии с табл.5.

Примечание: состояние «У1»=«У2» запрещено при «P»=«1», x может принимать состояние «1» или «0».

Таблица 5 Схема управления ключами P У1 У2 а1 б1 а2 б2 0 x X 1 0 1 0 1 0 1 0 0 1 1 1 1 0 1 1 0 0 1 0 0 1 0 1 0

Принципиальная электрическая схема блока управления ключами шин разрядов (16-5) «БУК ШР» приведена на Фиг.28.

Схема «БУК ШР» состоит из инверторов «НЕ1», «НЕ3» и «НЕ1», «НЕ2», предназначенных для задержки, инвертирования и разветвления соответственно сигналов « $$\overline{ЗТ1}$$ », « $$\overline{ЗТ2}$$ », канала выработки сигналов «б1:Э», «б2:Э» и 16 одинаковых каналов выработки сигналов «б1:0-15», «б2:0-15» в зависимости от входных сигналов « $$\overline{ЗТ1}$$ », « $$\overline{ЗТ2}$$ » и « $$\overline{D3:i}$$ » в соответствии с табл.6.

Таблица 6 Таблица соответствия сигналов $$\overline{ЗТ1}$$ $$\overline{ЗТ2}$$ $$\overline{D3:i}$$ б1:i б2:i б1:Э б2:Э 1 1 X 0 0 0 0 0 1 0 0 0 0 1 0 1 1 0 1 0 1 1 0 0 1 0 0 0 1 0 1 0 0 0 0

Примечание: состояние « $$\overline{ЗТ1}$$ »=« $$\overline{ЗТ2}$$ »=«0» запрещено, x может принимать состояние "1" или "0". На Фиг.29 приведена электрическая схема ключа коммутации тока, выполненная на транзисторах КМОП, которые обеспечивают соединение шины с источником тока I или «ШО», а также отключение шины от них за счет переключения выхода ключа в третье состояние (R≈∞).

В табл.7 приведено состояние выхода ключа в зависимости от уровня сигналов управления.

Таблица 7 Состояние выхода ключа а б В 0 0 I 1 1 ШО 1 0 R≈∞

Ключи используются в (16-6) «БК ШЗС» и (16-7) «БК ШР».

Блок ключей шин записи слова (16-6) «БК ШЗС» состоит из 4096 одинаковых каналов. На Фиг.30 приведена принципиальная электрическая схема одного из каналов (i), состоящего из двух ключей «К1» и «К2» и соединения их выходов «В1» и «В2» с концами «А» и «Б» шины «ШЗС:i».

В табл.8 приведены уровни входных сигналов управления, обеспечивающих отключение шины «ШЗС:i» от источника тока «I_ЗС» (состояние «I_ЗС»=0), и изменение направления тока «I_ЗС» для обеспечения записи «0» (ток « $$I_{ЗС}^0$$ ») и «1» (ток « $$I_{ЗС}^1$$ »).

Таблица 2.8 Сигналы управления I_ЗС (I_{зр, iч}) a1 б1 a2 б2 0 1 0 1 0 $$I_{ЗС}^0$$ ( $$I_{зр}^0$$ ) 0 0 1 1 $$I_{ЗС}^0$$ ( $$I_{зр}^0$$ ) 1 1 0 0 (i_ч) 0 0 1 0

На Фиг.30 и в табл.8 в скобках приведены токи, коммутируемые ключами блока (16-7) «БКШР».

На Фиг.31 приведена принципиальная электрическая схема блока ключей шин разряда (16-7) «БК ШР», состоящая из 17 пар ключей, соединенных с концами «А» Фиг.30, ключа «К1Ч», соединенного с концом «А» шины «ШР:Э» через резистор «R1», и логических элементов «НЕ» и «2ИЛИ-НЕ», обеспечивающих выработку сигналов «a1:i», «a2:i» управления ключами «К1» и «К2» (сигналы управления «61:i», «62:i» поступают с (16-5) «БУК ШР»), где i=Э, 0-15. На Фиг.31 не показано подключение ключей к «ШО» и источнику «+U_П».

В режиме записи сигналы управления обеспечивают протекание токов « $$I_{ЗР}^0$$ », « $$I_{ЗР}^1$$ » через «ШР» в соответствии с табл.8, при этом ключ «К1Ч» устанавливается в третье состояние сигналами «а1» и «б1», которые имеют соответственно высокий («1») и низкий («0») уровень (см. табл.7).

В режиме чтения: ключи «К2» и ключ «К1», непосредственно соединенный с концом «А» шины «ШР:Э», устанавливаются в третье состояние сигналами управления «a2:i», «а1:Э» высокого уровня и «б2:i», «б1:Э» низкого уровня, где i=Э, 0-15; ключи «К1» и «К1Ч» устанавливаются сигналами управления «a1:i», «б1:i» низкого уровня в состояние, обеспечивающее подачу токов чтения «I_Ч:0-15» и «I_Ч:Э» через резистор «R1» на концы «А» соответственно шин «ШР:i» (i=0-15, Э), при этом концы «Б» этих шин отключены от «ШО»; сигналы чтения «U_P:0-15» поступают на (16-10) «БУЧ» с концов «А» шин «ШР:0-15», а эталонный сигнал U_Э=I_ЧЭ·(R_H+R1) - с выхода «К1Ч», где $$R1=\frac{R_B-R_H}{2}$$ (R_B и R_H - сопротивление магнитного туннельного перехода запоминающей ячейки, хранящей «1» и «0» соответственно /8/).

На Фиг.32 приведена принципиальная электрическая схема блока формирователя токов записи и чтения (16-8) «ФТЗЧ», основой которой является токовое зеркало, собранное на транзисторах МОП V1, V4-V21. При идентичности этих транзисторов токи «I_ЗС», «I_ЗР:0-15, Э» равны между собой и задаются в режиме записи током «1з», протекающим через резистор «R1» и открытый транзистор МОП V2, при этом транзистор V3 закрыт. В режиме чтения «I_Ч:0-15, Э» равны между собой и задаются током «I_Ч», протекающим через резистор «R2» и открытый транзистор V3, при этом транзистор V2 закрыт.

Описание работы и расчет токового зеркала приведен в /9/.

Изменение токов записи или чтения в зависимости от напряжения питания «+U_П» составляет примерно 2% на 1 вольт, при этом должно выполняться условие:

$$I_{З}\cdot R_H<U_{П}-U_{ПЗИ};\left(1\right)$$

$$I_{Ч}\cdot R_B<U_{П}-U_{ПЗИ};\left(2\right)$$

где R_H - низкое сопротивление MTJ, R_B - высокое сопротивление MTJ «ЗЯ», U_ПЗИ - пороговое напряжение между затвором и истоком, при котором начинает протекать ток через транзистор МОП.

Напряжение U_ПЗИ составляет +1 В и -5 В соответственно для n-канального и p-канального транзистора МОП. С помощью ионного легирования подзатворного слоя можно получить U_ПЗИ=-1 В для p-канального транзистора МОП /10/.

Из соотношений (1) и (2) следует, что при U_П=3,35±10%, I_З=10 мА,

U_ПЗИ=1 B, R_B=13 кОм сопротивление нагрузки R_H не должно превышать 200 Ом, а ток чтения I_Ч не должен превышать 0,15 мА.

На Фиг.33 приведено схематическое изображение «ЗЯ», системы шин и направления токов в шинах, обеспечивающих запись «0» (« $$I_{ЗР}^0$$ », « $$I_{ЗС}^0$$ ») или «1» (« $$I_{ЗР}^1$$ », « $$I_{ЗС}^1$$ ») в «ЗЯ» и чтение информации из «ЗЯ» («I_Ч»), а также направление векторов магнитного поля в СС и ФС ферромагнетиков «MTJ».

Запоминающая ячейка состоит из магнитного туннельного перехода «MTJ» и n-канального транзистора МОП /10/.

Переход «MTJ» представляет собой «сэндвич», в котором два тонких слоя СС и ФС, проводящих ток ферромагнетиков, разделены тонким слоем И изолятора (обычно Al₂O₃), который при толщине менее 2 нм способен пропускать ток «I_Ч» при открытом транзисторе МОП.

Сопротивление «MTJ» зависит от величины и направления векторов магнитного поля в СС и ФС, при этом направление вектора поля при записи информации в «ЗЯ» меняется только в СС. Принято считать, что если направление векторов магнитного поля в СС и ФС совпадают, то «ЗЯ» хранит «0», при этом «MTJ» имеет низкое сопротивление «R_H», а если направления намагниченности коллениарны, то «ЗЯ» хранит «1», при этом «MTJ» имеет высокое сопротивление («R_B»).

Для чтения информации, хранимой в «ЗЯ», необходимо пропустить через «MTJ» ток чтения «I_Ч» от источника тока («I_Ч» не зависит от «R_H» или «R_B») и измерить падение напряжения на сопротивлении «MTJ».

Основной характеристикой «MTJ» является относительное изменение сопротивления при хранении «1» и «0»:

$$MR=\frac{R_B-R_H}{R_H}=\frac{\Delta R}{R_H}.\left(3\right)$$

На Фиг.34 приведена принципиальная электрическая схема матрицы запоминающих ячеек (16-9) («МЗЯ»), состоящей из 69632 запоминающих ячеек, размещенных под перекрестием шин «ШР» и «ШЗС», «ШЧС» в соответствии с Фиг.19.

Из-за несовершенства технологии изготовления «МЗЯ» сопротивления «R_H» и «R_B» «MTJ» в крайних словах (т.е. с номерами 0 и 4095) матрицы будут иметь наибольшие отклонения от среднего значения их в слове с номером 2047. Для компенсации этих отклонений в каждое слово введен эталонный разряд, шину «ШР:Э» которого помещают в середину слова.

Магнитный туннельный переход «ЗЯ» эталонного разряда хранит «О», который подновляется в цикле записи информации в слово. При чтении информации из эталонной «ЗЯ» в «БК ШР» вырабатывается эталонное напряжение

$$U_{Э}\approx \frac{U_P^1-U_P^0}{2},\left(3\right)$$

где $$U_P^{\mathrm{1,0}}=U_P:I$$ - напряжение сигнала чтения в состоянии «MTJ» «0» или «1» соответственно.

В качестве усилителя сигнала чтения «U_P:i» следует использовать компаратор напряжения, который обеспечивает выработку сигнала «D_Ч:i» с уровнем логической «1» или «0», если соответственно «U_P:i»>U_Э или «U_P:i»<U_Э. В качестве основного элемента при построении компараторов напряжения применяют инвертор КМОП, схема и передаточная характеристика которого приведена на Фиг.35.

Инвертор КМОП, работающий в области переключения, т.е. при U_ВХ от U_C-ΔU до U_C+ΔU (U_C - напряжение порога переключения "1"→"0") имеет высокий коэффициент усиления. Каждый полевой транзистор можно рассматривать как нагрузку другого. Для полевых транзисторов I_C=K(U_ЗИ-U_ПЗИ)², где K (некоторая константа крутизны) и U_ПЗИ зависят от свойств p-канального и n-канального транзистора МОП. Динамическая передаточная проводимость

$$g_{CU}=\frac{d{I}_C}{d{U}_{ЗИ}}=2K\left(U_{ЗИ}-U_{ПЗИ}\right)=\frac{2I_C}{U_{ЗИ}-U_{ПЗИ}}.\left(4\right)$$

Активной нагрузкой каждого транзистора МОП является динамическое сопротивление канала «сток-исток» $$Z_{СИ}=\frac{U_A}{I_C}$$ , где U_A - коэффициент модуляции длины канала, который обычно лежит в диапазоне от 30 до 300 В /9/.

При К_n=-К_p, U_ПЗИn=-U_ПЗИp и U_An=-U_Ap коэффициент усиления инвертора КМОП по напряжению равен:

$${К}_{Н}=2g_{CU}\frac{Z_{CU}}{2}=\frac{2I_C}{U_{ЗИ}-U_{ПЗИ}}\cdot \frac{U_A}{I_C}=\frac{2U_A}{U_{ЗИ}-U_{ПЗИ}}.\left(5\right)$$

$${К}_{н}=2g_{cu}\frac{Z_{cu}}{2}=\frac{2I_c}{U_{зи}-U_{пзи}}\cdot \frac{U_A}{I_C}=\frac{2U_A}{U_{зи}-U_{пзи}}$$ .

При $$U_{вх}=U_{вых}=U_{с}\cong \frac{U_n}{2}\left(6\right)$$

$${К}_{н}=\frac{2\left|U_A\right|}{\frac{U_n}{2}-\left|U_{пзи}\right|}.\left(7\right)$$

Например, при U_n=3 B, U_ПЗИ=1 В и U_A=60 В коэффициент усиления К_н=240 на линейном участке передаточной характеристики.

На Фиг.36 приведена принципиальная электрическая схема компаратора напряжения (а) и аналогового ключа (б). В компараторе напряжения использованы два инвертора КМОП «HE-1», «HE-2», три двунаправленных аналоговых ключа «АК1», «АК2», «АК3» и разделительный конденсатор «С1». В исходном состоянии при низком уровне («0») сигналов «ЧТ1», «ЧТ2» и соответственно высоком уровне («1») сигналов « $$\overline{ЧТ1}$$ », « $$\overline{ЧТ2}$$ » ключи «АК1», «АК2» и «АК3» закрыты и уровень напряжения на выходе «В» компаратора может принимать любое значение в зависимости от напряжения на входе «HE-1» (U_ВХ).

Сигналы «ЧТ1» и « $$\overline{ЧТ1}$$ » соответственно высокого и низкого уровней открывают ключи «АК1» и «АК3», обеспечивая подготовку к чтению (на Фиг.18 показан интервал времени Δt_л, соответствующий подготовке к чтению). При этом ключ «АК3» замыкает вход инвертора «НЕ-1» с его выходом, обеспечивая равенство U_ВX=U_ВЫX=U_С, а ключ «АК1» обеспечивает заряд конденсатора «С1», напряжение на котором стремится к значению U_P-U_C.

Сигналы «ЧТ2» и « $$\overline{ЧТ2}$$ » соответственно высокого и низкого открывают ключ «АК2», обеспечивая выработку на выходе «В» компаратора напряжения (сигнала чтения «D4:i») с уровнем логического «0» или «1» в соответствии со считанной из «ЗЯ» информацией (сигналы «DЧ:i» вырабатываются на интервале времени ΔtDЧ, показанном на Фиг.18). При этом величина напряжения на конденсаторе C1 не меняется, поскольку при закрытых ключах «АК1» и «АК3» и высоком входном сопротивлении инвертора «НЕ-1» ток через «C1» практически не течет, а напряжение на левой обкладке C1 меняется с U_P на U_Э относительно общей шины, что ведет к изменению напряжения U_ВХ на входе инвертора «HE-1» с U_C на U_C+ΔU, где ΔU=U_P-U_Э. Напряжение ΔU усиливается инвертором «HE-1», при этом на его выходе напряжение U_ВЫХ меняется с U_C до 0 В, если ΔU>0, либо до U_П если ΔU<0 при условии, что

$$\left|\Delta U\cdot K_H\right|\ge U_C=\frac{U_{П}}{2},\left(8\right)$$

где К_Н - коэффициент усиления инвертора «НЕ-1» по напряжению на линейном участке передаточной характеристики. Следует отметить, что компаратор не реагирует на синфазный сигнал за счет использования конденсатора C1, а его усиление на линейном участке равно $${К}_{Н}^2$$ .

Идея построения описанного компаратора приведена в /9/, а работа двунаправленного аналогового ключа рассмотрена в /11/.

При этом по переднему фронту "1"→"0" сигнала разрешения записи первого цикла « $$\overline{CE}1$$ » и при уровне «0» сигнала разрешения чтения « $$\overline{OE}$$ » формируется сигнал "0"→"1" переключения транзисторов МОП в открытое состояние. Далее через структуру «MTJ» «ЗЯ» начинают протекать токи считывания «i_Ч:i, Э» и «i_Ч:i, A» (i=0-15), а при подаче сигнала записи второго цикла « $$\overline{CE2}$$ » начинается формирование данных чтения «DЧ:0-15», которые выводятся по двунаправленной шине данных «DIO:0-15» во внешнюю цепь (Фиг.18).

Наряду с возможностью интегрирования матрицы памяти «STT-MRAM» в технологию КМОП/КНД, другими аспектами, варианты осуществления изобретения имеют преимущество в энергосбережении, статической памяти и электрических признаков чтения/записи, рассмотренной выше технологии «STT-MRAM». Варианты реализации изобретения дают возможность рассмотреть много признаков, в том числе:

расширяемые аппаратные средства, масштабируемость посредством формирования процесса, реконфигурируемость, отсутствие инициализации, малую утечку в состоянии ожидания и сохранение записанной информации, маленькие размеры и высокую скорость записи/считывания.

ПРИЛОЖЕНИЕ «А»: Структура запоминающей ячейки MRAM

Конструкция запоминающей ячейки («ЗЯ») памяти «MTJ» показана на Фиг.6. В этой конструкции запоминающей ячейки («ЗЯ») имеются два магнитных слоя из материалов с различными свойствами, подобранными таким образом, что один слой переключается при меньшей напряженности поля, а другой - при большей. При использовании одного и того же материала, требуется изготовить слои различной толщины. В этом случае более тонкая пленка переключится при меньшей напряженности поля («мягкий» слой), более толстая - при большей напряженности («жесткий» слой). «Мягкий» слой используют для считывания информации, «жесткий» - для ее записи и хранения. «Мягкий» слой может быть многократно перемагничен без изменения состояния «жесткого» слоя.

Запись информации производится пропусканием тока одновременно по двум линиям: считывающей («Sense line»), или шины разрядов (ШР), и записывающей («Word line»), или шина записи слова «ШЗС»), на пересечении которых и находится данная ячейка. Для запоминания используется нижний ферромагнитный слой с большим значением коэрцитивного магнитного поля. Значению логического «О» («I») соответствует направление намагниченности слоя по (против) оси х.

В процессе считывания ток переменной полярности пропускается по записывающей линии «ШЗС». Создаваемое им магнитное поле недостаточно сильно для того, чтобы перемагнитить нижний слой, однако достаточно для перемагничивания верхнего ферромагнитного слоя. Поэтому при пропускании тока параллельная ориентация намагниченностей сменяется антипараллельной и т.д. Если пропускать по считывающей линии постоянный ток, то вследствие модуляции сопротивления элемента «MTJ», находящегося на пересечении двух линий (Фиг.5), напряжение считывающей линии также будет промодулировано, но с меньшей глубиной, так как изменяется сопротивление только одного элемента в линии. Состояние именно этого элемента и определяется в процессе считывания. Поскольку напряжение на всех считывающих линиях можно измерять одновременно, то происходит одновременно считывание со всех элементов, расположенных вдоль записывающей линии. На Фиг.7 в едином масштабе времени изображены зависимости тока «ШЗС», сопротивления элемента «MTJ», напряжения «ШР» и его производной для случаев, когда в ячейке записан «0» (а) и «1» (б).

Для считывания достаточно прохождения нескольких импульсов, его характерное время составляет величину порядка 50 нс. Время записи - порядка 100 нс. Ток записи (переключение «жесткого» слоя) тем больше, чем выше степень интеграции схемы. При формировании ячейки «MTJ» используется 2-D организация памяти (Фиг.5).

В ячейках «SDT» (Spin Dependent Tunneling) (Фиг.8) магнитные слои разделены диэлектриком (в «PSV» структурах промежуточный слой - медный). Для электронов проводимости ферромагнитных слоев этот слой является потенциальным барьером. Если его толщина составляет десяток ангстрем, то существует заметная вероятность туннелирования электронов из одного ферромагнитного слоя в другой. Именно этими процессами обусловлено наличие тока в направлении, перпендикулярном слоям. Оказалось, что туннельный ток больше, а сопротивление слоев меньше, когда намагниченности ферромагнитных слоев параллельны. При этом в результате туннелирования электрон большинства (меньшинства) остается таковым и после туннелирования. Поэтому при антипараллельной ориентации намагниченностей ферромагнитных слоев сопротивление в направлении, перпендикулярном слоям, больше, чем при параллельной ориентации намагниченностей, теоретически на 45%. Взаимодействие ферромагнитных слоев через диэлектрическую прослойку намного слабее, чем через проводящую. Оно обусловлено только электронами, туннелирующими через диэлектрический барьер. Если это взаимодействие приводит к антиферромагнитному упорядочению намагниченностей, то, прикладывая к системе магнитное поле, можно изменить ориентацию намагниченностей с антипараллельной на параллельную. Такая переориентация сопровождается падением сопротивления. Это явление носит название «туннельного магнитосопротивления».

Ячейки памяти «MRAM» на эффекте «SDT» обеспечивают изменение магнетосопротивления до 40% по сравнению с 6…9% для структур «PSV». Однако сопротивление ячеек «SDT», в отличие от «PSV», составляет тысячи Ом, при этом напряжение пробоя диэлектрического слоя не превышает 1…2 В. Это накладывает ограничения на величину тока через прибор, на уровне не более 1 мА, что недостаточно для надежного переключения ячеек. Кроме того, необходимы дополнительные внешние контакты, что снижает плотность компоновки по сравнению с ячейками «PSV».

Элементы памяти на ячейках «SDT» строятся по архитектуре «DRAM», или как триггерные. Сигналы считывания по уровню (30…40 мВ) соизмеримы с используемыми в полупроводниковой памяти.

В первых вариантах ячеек «MRAM» магнитное поле, генерируемое проводником тока, вызывало поворот вектора магнитной индукции свободного слоя. Состояние бита («0» или «1») определяется направлением тока, генерирующего магнитное поле. Вследствие технологического разброса в массиве ячеек памяти существовали вариации в величине генерируемых магнитных полей. Структура ячейки представлена на Фиг.9. Поэтому для уверенного переключения всех ячеек приходилось подавать многократно больший ток, чем это было бы необходимо при оптимальных условиях. В то же время требовалось удерживать магнитные поля на «полувыбранных» элементах массива в состоянии, гарантирующем надежное сохранение битов в неизменном виде. («Выбранные» - это ячейки, находящиеся на пересечении линий строк и столбцов, а «полувыбранные» - ячейки, расположенные в магнитном поле, генерируемом только одним из проводников, при протекании тока только по одной из линий.)

Сопротивления «MTJ» для этих двух состояний отличались всего на 15-30%. С ростом объемов матрицы памяти и уменьшением физических размеров ячейки сокращаются интервалы между проводниками и усиливается влияние магнитного поля на состояние соседних ячеек. Понятно, что никакого эффективного экранирования внутри кристалла реализовать невозможно. Электромагнитные наводки приводили к сбоям в работе памяти. Требовалось обеспечить довольно узкое «рабочее окно», внутри которого разряды уверенно бы программировались в нужное состояние при записи и также надежно сохранялись бы в исходном состоянии при «полувыборке» при необходимости выполнить жесткие требования к качеству материалов, стабильности и повторяемости технологических процессов.

Для устранения вышеуказанных недостатков специалистами фирмы «Motorola» («Freescale») была предложена новая структура ЗЯ «MRAM».

В новой структуре ЗЯ нет «полувыбранных» битов. Благодаря применению новой структуры свободного слоя, иной ориентации бита и специальной последовательности токовых импульсов, состояние разряда в массиве памяти может быть запрограммировано в «переключательном» режиме, названном в честь его изобретателя «методом Савченко». Структурная схема такой ЗЯ приведена на Фиг.10.

Переключательным новый метод назван потому, что одна и та же токовая импульсная последовательность используется как для записи «0», так и для записи «1». И всякий раз состояние свободного магнитного слоя переключается в противоположное магнитное состояние. Этот тип переключения значительно отличается от «обычного», где магнитный момент свободного слоя просто следовал за состоянием прикладываемого поля.

Во время операции установки бита магнитный вектор свободного слоя принимает одно из двух возможных состояний. Направление вектора поля задается с помощью внутренних медных проводников, расположенных в перпендикулярных направлениях относительно друг друга на вершине и в основании структуры «MTJ». Импульсы тока, протекающего через перпендикулярно расположенные медные проводники, создают магнитное поле, которое изменяет намагниченность свободного слоя той битовой ячейки, которая находится в области перекрещивания проводников (Фиг.11).

Такая трехслойная структура повышает скорость и стабильность операций стирания/записи, однако требует более высокого тока для выполнения этих операций, чем ячейки традиционной памяти. На практике среднее потребление остается на том же уровне, так как при записи байта данных не все биты требуют изменения, если только не изменяют значение байта с «FF» на «00» и обратно. Кроме того, процесс стирания/записи занимает крайне малое время порядка 25 нс. В результате по показателю потребления микросхема памяти типа «MRAM» выигрывает по сравнению с другими типами постоянных запоминающих устройств (ПЗУ), которые к тому же, существенно работают гораздо медленнее.

«Режим переключения Савченко» основан на уникальном поведении составного антиферромагнитного свободного слоя («SAF»), который формируется из двух ферромагнитных слоев, разделенных тончайшей немагнитной прослойкой, связывающей их вместе. Общие принципы формирования «MTJ» и структура этого «слоеного пирога», образующего вместе со стабильным слоем, имеющим неизменный магнитный момент, «MTJ», приведены на Фиг.12.

Моментно-сбалансированный составной слой «SAF» откликается на прикладываемое магнитное поле иначе, чем единственный магнитный слой «обычной» ячейки. Под действием поля, генерируемого токовыми линиями, два его антипараллельных магнитных момента будут вращаться примерно перпендикулярно прикладываемому магнитному полю. Импульсная токовая последовательность будет передвигать магнитные моменты слоев, поворачивая их в противоположном направлении по отношению к исходному положению. Она состоит из четырех фаз, в соответствии с которыми вращаются моменты свободного слоя (Фиг.13).

Очевидно, что каков бы ни был уровень тока, как бы близко ни располагались ячейки в матрице памяти, одиночная линия выборки не сможет переключить магнитный момент свободного слоя в противоположное состояние. Просто потому, что необходимой импульсной последовательности в полувыбранных разрядах не бывает. Она имеет место только на адресуемой ячейке, то есть на пересечении линий строк и столбцов, где есть магнитное поле от двух токовых линий. По этой причине существенно возрастает надежность работы ИС, удается полностью избежать нарушений, присущих «старой» структурной ячейке /1/.

Благодаря свойственной ячейке симметрии токовая последовательность обязательно переключает бит, и, следовательно, для выяснения необходимости перепрограммирования (перезаписи) разряда необходимо произвести предварительное чтение. Потребность в таком чтении, однако, практически не сказывается на скорости выполнения операции записи. Оно производится встроенными схемами и абсолютно незаметно для пользователя. В результате, в серийных ИМС памяти MR2A16A объемом 4 Мбит, выпускаемых компанией «Freescale», время цикла для операций записи и чтения равно 35 нс, что при параллельной загрузке данных (16 разрядов) позволяет достичь темпа накопления данных около 450 Мбит/с. Это очень хороший показатель, превзойти который в сегнетоэлектрической памяти пока не удалось. В ИМС «FRAM» фирмы «Ramtron» также выполняется лишний цикл при любом обращении к ячейке памяти (цикл восстановления данных), но в отличие от «MRAM» это чтение заметно влияет на длительность операций.

На Фиг.13 схематически представлена эволюция электродов элемента памяти. Первые структуры изготавливались с электродами из простых магнитных материалов. Для использования эффекта магнетосопротивления в элементах электроники было удобно зафиксировать намагниченность одного из электродов и управлять намагниченностью только второго (свободного) слоя.

Наибольшее распространение получил способ фиксации или «пиннинга» намагниченности на подслое антиферромагнетика с помощью обменных полей. Это позволяет увеличить коэрцитивное магнитное поле до нескольких тысяч эрстед. Из Фиг.13 следует, что верхний электрод всегда находился в магнитных полях, индуцированных нижним слоем. Это магнитостатическое взаимодействие слоев накладывает ограничения на управление верхним свободным слоем. Для уменьшения магнитостатического взаимодействия намагниченность нижнего слоя стали пиннинговать на так называемом искусственном антиферромагнетике - нижний электрод стал состоять из двух одинаковых магнитных слоев, связанных обменным образом (через прослойку Ru), а нижний слой этого многослойного электрода по-прежнему пининговался на антиферромагнетике. Таким образом, магнитостатическое взаимодействие между верхним и нижним электродами было существенно уменьшено. В дальнейшем и верхний электрод формируют с использованием искусственного антиферромагнетика, что позволяет, возможно, уменьшить магнитные поля рассеяния магниторезистивного элемента на соседние ячейки, что важно при конструировании чипов со сверхплотной записью информации.

При проектировании памяти «MRAM», пригодной для серийного производства, главной проблемой является высокая чувствительность к случайному перемагничиванию. При изменении определенного бита памяти высока вероятность того, что свободный магнитный слой соседних битов может быть также непреднамеренно изменен. Для повышения стабильности процесса установки бита и устранения эффекта непреднамеренного перемагничивания медные проводники с трех сторон экранируют специальным экраном, предотвращающим паразитные наводки на соседние битовые ячейки. Кроме этого, изолирующий экран направляет и фокусирует магнитное поле только на целевую битовую ячейку, что позволяет существенно снизить ток программирования.

Следует отметить основные недостатки технологии «MRAM»:

- большой ток записи;

- нестабильность магнитных параметров «ЗЯ»;

- температурная нестабильность ячеек памяти;

- технологические проблемы.

Теоретически «MRAM» могут работать при токах записи в несколько мА при размерах проводников 0,2…0,3 мкм. Однако на практике его величина достигает 120 мА и более. Существуют несколько способов снижения тока записи. Ток записи можно уменьшить, нанося на шину записи покрытие (сверху или с трех сторон). При этом происходит концентрация магнитного потока, снижается поток рассеивания, создается поле большей напряженности при меньших токах. Таким способом можно снизить ток записи примерно в 3 раза.

Другой подход - использование гиромагнитного эффекта при перемагничивании, для чего следует увеличить время нарастания (удлинить фронт) импульсов. При этом ток записи можно уменьшить еще в два раза. Кроме того, ток записи может быть уменьшен за счет снижения размеров ячеек, но до определенного предела.

В 80-х годах полагали, что если размеры ячеек сократить до ширины доменов, то проблемы намагничивания доменов в ячейках исчезнут, поскольку перемагничиваться будут спины только с одной степенью свободы. Эксперименты опровергли эту теорию. В ячейках существуют аномалии («vortices»), которые не позволяют сократить их размеры менее чем до нескольких десятых мкм в диаметре. Проблема решается путем использования круглых ячеек «MRAM», для которых аномалии несущественны.

Существуют определенные ограничения по ширине шин записи, которые не могут быть сделаны уже 1 мкм, поскольку при меньших размерах ячейки перестают надежно работать вследствие искажения магнитного поля на краях проводника при соизмеримых размерах его толщины и ширины.

Стабильность ячеек «MRAM» может быть рассмотрена с энергетической точки зрения. Запасенная магнитная энергия равна MH_cV, где М - намагниченность, Н_с - напряженность коэрцитивного поля, V - объем магнитного материала в ячейке. Для характерных размеров ячейки отношение магнитной энергии к kT (k - постоянная Больцмана, Т - температура) составляет около 20, при этом ошибка памяти становится несущественной. При уменьшении объема ячейки вероятность ошибки растет. При существующих режимах работы нижний предел для размера ячейки составляет около 0,1 мкм на сторону. Увеличение Не нежелательно, поскольку ведет к росту тока записи и перегреву ячеек.

Базовая конструкция ячейки «MRAM» была разработана в середине 80-х годов компанией «Honeywell». В ее основу были положены три основных принципа:

- для записи и хранения информации использовалось явление гистерезиса;

- считывание информации производилось на основе магнеторезистивного эффекта в той же структуре, в которой хранилась информация;

- ячейки памяти были интегрированы непосредственно в кремниевый кристалл.

В 1997 году фирма «Honeywell» разработала «MRAM» емкостью 256 кбайт на основе ячейки из двух сверхтонких ферромагнитных пленок, разделенных слоем материала с низкой проводимостью (TaN), а также пленок сложного состава, вытравленных в виде плоских проводников (полосок, шин). Однако первым серийным производителем «MRAM» стала корпорация «Freescale». На Фиг.14 представлена одна из реализации элемента памяти, используемая компанией «Freescale Semiconductor, Inc.» Перемагничивание свободного слоя происходит с помощью магнитного поля, созданным электрическим полем, протекающим по двум скрещенным шинам (проводам). В этом случае в элементе, находящемся в месте пересечения шин, создается максимальное магнитное поле, направленное под углом 45 градусов к оси анизотропии частицы. Как показывают расчеты, величина магнитного поля, необходимая для перемагничивания частицы, минимальна, если оно приложено под углом 45 к оси анизотропии частицы. Таким образом, решается сразу две проблемы - перемагничивание определенной ячейки и отсутствие паразитных переключений в соседних ячейках. Магнитное поле, создаваемое по отдельности каждой из шин на других элементах памяти, недостаточно для переключения элемента «MTJ» как по амплитуде, так и вследствие приложения не под оптимальным углом. Считывание информации с элемента производится малым током, при этом выбор элемента, с которого необходимо считать информацию, управляется транзистором, включенным последовательно в цепь с туннельным магнитным контактом.

На основе представленной архитектуры была разработана микросхема MR2A16A. Модуль памяти MR2A16A изготовлен по технологии с проектными нормами 0,18 мкм и является уже вторым поколением устройств на базе данной технологии. Емкость микросхемы составляет 4 Мбит с организацией 256К×16 бит. Управление осуществляется по стандартным входам: «chip enable», «write enable», «output enable» и «upper/lower byte select», обеспечивающим гибкость системы и предотвращающим конфликтные ситуации при обращении к шине (см. табл.ПА.1). В зависимости от состояния управляющих входов данные могут быть записаны/считаны как в 8-битном, так и в 16-битном формате. Устройство также поддерживает полностью статические операции.

Времена циклов чтения/записи/стирания малы, симметричны по длительности и составляют 35 нс. Диапазон рабочих напряжений микросхемы - 3…3,6 В, встроенная схема мониторинга питания предотвращает запись ячеек памяти при снижении уровня

Таблица ПА.1 Функции выводов MR2A16A Сигнал Функция А [17:0] Вход адреса Е Выбор чипа W Разрешение записи G Разрешение чтения UB Выбор старшего байта LB Выбор младшего байта DQL [7:0] Запись/чтение данных, младший байт DQU [15:8] Запись/чтение данных, старший байт VDD Питание 3.3 В VSS Земля NC Не используется

питающего напряжения более чем на 0,5 В относительно рабочего. Рабочий температурный диапазон микросхем «MRAM» составляет - 40…+105°С.

Микросхемы MR2A16A выпускаются в корпусе 44-TSOP (type-II) в соответствии с техническими условиями «RoHS». В корпус микросхемы встроено защитное экранирование от внешних электромагнитных помех. Конфигурация выводов MR2A16A полностью соответствует микросхемам памяти типа SRAM, по принципу работы с памятью MRAM также схожа с SRAM. Поэтому чипы памяти MR2A16A могут применяться в существующих устройствах и системах, использующих память SRAM, без каких-либо изменений в схеме.

Эксперименты показали, что ячейки памяти MR2A16A выдерживают более 58 триллионов циклов записи и стирания, работая в наихудших эксплуатационных условиях. До настоящего времени не было зарегистрировано ни одного сбоя в работе ячеек памяти, и эксперимент по тестированию количества циклов записи/стирания ячеек памяти «MRAM» продолжается. В ходе испытаний микросхемы MR2A16A работали на частоте 4 МГц при температуре окружающей среды 90°С и на частоте 28,5 МГц при температуре окружающей среды 70°С.

Внутренняя структура микросхемы памяти представлена на Фиг.15. Фирмы «NEC» и «Toshiba» добились скорости считывания и записи 16 Мбит «MRAM» на уровне 100 Мбайт/с при напряжении питания 1,8 В. Площадь кристалла составляет 78,7 мм², что на 30% меньше, чем у микросхем других типов аналогичной емкости. Элементы ИМС технологии КМОП изготовлены с проектными нормами 0,13 мкм, минимальные размеры элементов составляют 240 нм. Размер одной ячейки памяти 1,87 мкм², время цикла записи/чтения - 34 нс.

«MRAM» обладает рядом преимуществ перед всеми остальными типами памяти, в том числе перед «FRAM», в первую очередь - это принципиальная неограниченность числа циклов перезаписи и высокое быстродействие. Преимущества технологии «MRAM» отражены в табл.1.2.

Таблица ПА.2 Сравнительные характеристики различных технологий памяти Свойства Тип памяти MRAM DRAM SRAM FLASH EEPROM FeRAM Высокая плотность + + - + - - Энергонезависимость + - - + + + Произвольный доступ + + + - - + Неразрушающее чтение + - + + + - Неограниченное число обращений + + + - - - Быстрое считывание + + + + + + Быстрая запись + + + - - + Низкое потребление при записи + + + - - + Цикл чтения 5-70 нс ~100 нс 5-100 нс ~100 нс ~100 нс 50-150 нс Цикл записи 5-70 нс ~100 нс 5-100 нс >1 мс >1 мс 50-150 нс Напряжение записи, В <5 <5 <5 5 12 <5 Срок хранения данных (без питания), лет бесконечно 0 0 >10 >5 >10 Стойкость (число циклов записи) >10 15 >10 15 >10 15 ~10 6 ~10 6 -10 6 Радиационная стойкость + - - - - -

ПРИЛОЖЕНИЕ «Б»: Задержки распространения сигналов в блоках матрицы памяти «MRAM»

За единицу измерения времени принималось время переключения транзистора МОП из состояния "открыт" в состояние "закрыт" и наоборот, при этом считалось, что номинальное время переключения τ_п одинаково у p и n-канальных транзисторов, а технологическое отклонение его величины не превышает ±10%. В табл.ПБ-1 приведены расчетные значения задержки распространения сигналов в блоках матрицы памяти «MRAM».

Определим задержки и длительности сигналов, поступающих на входы микросхемы памяти, при величине τ_п=10 нс:

Таблица ПБ-1 Задержки распространения сигналов в блоках микросхемы «MRAM» Блок Наименование сигнала Время прохождения сигнала Примечания на входе на выходе «Дш.А» «A:I» «C:I» 5 τ_п   «БВВД» «DIO:I» « $$\overline{D3:i}$$ » 1 τ_п   «DЧ:I» «DIO:I» 2 τ_п Вырабатывается при « $$\overline{ЧТ2}$$ »="0" « $$\overline{ЧТ2}$$ » «ЧТ2-В» 1 τ_п Разрешают вывод «D4:0-15» «БУЗЧ»
  « $$\overline{WE}$$ » «З» 1 τ_п   « $$\overline{OE}$$ » «Ч» 1 τ_п « $$\overline{CE1}$$ » « $$\overline{ЗТ1}$$ » 2 τ_п Вырабатываются при « $$\overline{WE}$$ »="0" « $$\overline{CE2}$$ » « $$\overline{ЗТ2}$$ » 2 τ_п « $$\overline{CE1}$$ » « $$\overline{ЧТ1}$$ » 2 τ_п Вырабатываются при « $$\overline{OE}$$ »="0" « $$\overline{CE2}$$ » « $$\overline{ЧТ2}$$ » 2 τ_п «БУК ШЗС» «C:I» «a1:I», «б1:I» 1 τ_п При стробировании «C:I»="1" сигналом «ЗТ1-В» или «ЗТ2-В» обеспечивают управление протеканием тока «I_ЗС» в шине «ШЗС:I» соответственно для записи "0" или "1"   «a2:I», «б2:I» «ЗТ1-В»   «ЗТ2-В»   « $$\overline{ЗТ1}$$ » «ЗТ1-В» 3 τ_п Обеспечивают стробирование сигнала «C:I»   « $$\overline{ЗТ2}$$ » «ЗТ2-В» 3 τ_п «БУК ШР» « $$\overline{D3:i}$$ » «б2» 2 τ_п При стробировании «D3:i-B»="0" сигналом « $$\overline{ЗТ1-B}$$ »="0" обеспечивает управление протеканием тока «I_зр:I» по шине «ШР:I» для записи "0" « $$\overline{ЗТ2-B}$$ » «б2» 1 τ_п « $$\overline{D3:i}$$ » «б1» 1 τ_п При стробировании « $$\overline{D3:i}$$ »="0"сигналом « $$\overline{ЗТ2-B}$$ »="0" обеспечивает управление протеканием тока «Iзр:I» по шине «ШР:I» для записи "1" « $$\overline{ЗТ2}-B$$ » «б1» 1 τ_п « $$\overline{ЗТ1}$$ » « $$\overline{ЗТ1-B}$$ » 2 τ_п Обеспечивают стробирование «D3:i-B» и « $$\overline{D3:i}$$ » « $$\overline{ЗТ2}$$ » « $$\overline{ЗТ2-B}$$ » 2 τ_п   « $$\overline{D3:i}$$ » «D3:i-B» 1 τ_п Используется для выработки «б1:I» и «б2:I».   «Ч» «i_Ч:i-А» 2 τ_п Разрешает подачу токов «iч:i» в шины «ШР:i-A»   «iч:i «i_Ч:i-А» 1 τ_п i_ч:i-A» - токи, поступающие на «ШР-А:0-15, Э» «ФТЗЧ» «З» «I_ЗС» 3 τ_п Обеспечивает ток записи слова «З» «I_ЗР:I, Э» 3 τ_п Обеспечивает ток записи разряда «Ч» «i_Ч:i, Э» 3 τ_п Обеспечивает чтение данных «БУЧ» « $$\overline{ЧТ1}$$ » «ЧТ1-В» 1 τ_п Обеспечивают подготовку «БУЧ» «ЧТ2-В» 1 τ_п « $$\overline{ЧТ2}$$ » «DЧ:I» 4 τ_п « $$\overline{ЧТ2}$$ »     «МЗЯ» «C:I» «Up:I» 1 τ_п Открывает транзисторы МОП «ЗЯ» слова i (i=0-4095) «БК ШЗС» «I_ЗС» « $$I_{ЗС}^0:I$$ » 1 τ_п Ток «I_ЗС» пропускается по шине «ШЗС:I» от «А» к «Б» при «a1:i», «б1:I»="0" и «а2:I»,«б2:I»="1" «I_ЗС» « $$I_{ЗС}^1:I$$ » i τ_п Ток «I_ЗС» пропускается по шине «ШЗС:I» от «Б» к «А» при «a1:I», «б1:I»="1" и «a2:I», «б2:I»="0" «a1:i», « $$I_{ЗС}^0:i$$ или 1 τ_п Управляют направлением протекания тока «I_ЗС» по шине «ШЗС:i» или отключением «I_ЗС» в соответствии с табл.2.8 «б1:i», « $$I_{ЗС}^1:i$$ » «a2:i»,   «б2:i» «БК ШР» «I_ЗР:I» « $$I_{ЗР}^0:i$$ 1 τ_п Ток «I_ЗР:I» пропускается по шине «ШР:I» от «А» к «Б» при «a1:i-B», «б1:I»="0" и «a2:i-B», «б2:I»="1" «I_ЗР:I» « $$I_{ЗР}^1:I$$ » 1 τ_п Ток «I_ЗР:i пропускается по шине «ШР:I» от «Б» к «А» при «a1:i-B», «б1:I»="1" и «a2:i-В», «б2:I»="0" «б1:I» «a2:i-B» 1 τ_п «a2:i-B»=« $$\overline{б1:i}$$ » «б2:I» «a1:i-B» 1 τ_п «a1:i-B»=« $$\overline{б2:i}$$ » «б1:I» « $$I_{ЗР}^0:i$$ »   Управляют направлением протекания тока «I_ЗР:I» по шине «ШР:I» или отключением «I_ЗР:I» от шины в соответствии с табл.2.8 и или 2 τ_п «б2:I» « $$I_{ЗР}^1:i$$ »   - $$\tau \overline{OE}/A\ge 21нс$$ ;
- $$\tau \overline{CE1}/\overline{OE}\ge 39нс$$ ;
- $$\tau \overline{CE1}\ge 54нс$$ ;
- $$\tau \overline{CE2}\ge 90нс$$ ;
- $$\Delta t\overline{CE}\ge 14нс$$ ;
- t1≥218 нс;
- $$t\overline{OE}\ge 197нс$$ ;
- tA≥2143 нс.

На Фиг.19 приведены временные диаграммы сигналов, поступающих на микросхему памяти «MRAM» в режиме чтения, и выходные сигналы DIO:0-15, а также внутренние сигналы микросхемы:

- МОП ЗЯ - состояние МОП-транзисторов запоминающих ячеек слова i МЗЯ;

- i_ч:i, э - токи чтения на выходах ФТЗЧ;

- i_ч:i-A - токи чтения на выходах блока БК ШР;

- DЧ:i - сигналы чтения на выходах блока БУЧ при условии, приведенном в 2.12.3.8.

На временных диаграммах сигналы DIO:i, МОП ЗЯ, i_ч:i, э, i_ч:i-А, D4:i показаны при минимальной номинальной и максимальной величине их задержек.

На диаграмме сигналов D4:i обозначены временные интервалы:

- Δt_л - интервал, в котором компаратор за счет замыкания ключа АК3 выведен на линейный участок характеристики, а через ключ АК1 производится заряд конденсатора С1;

- ΔtDЧ - интервал, в котором уровни сигналов DЧ:i соответствуют считанной из слова i МЗЯ информации.

На диаграмме сигналов «DIO:I» обозначен интервал «tDIO», в котором уровни сигналов «DIO:I» соответствуют считанной из слова «I» «МЗЯ» информации.

На заштрихованных участках диаграммы сигналы могут иметь любой уровень.

Литература

1. Патент US 5959465.

2. Патент US 6876228.

3. Соклоф С. Аналоговые интегральные схемы. Пер. с англ. А.Б. Перевезенцева, под ред. к. т.н. В.Д.Вернера. М.: Мир, 1988.

4. Чуа-Уоан Л.Г., Новак М.М., Канг С.Х. Программно-управляемая логическая схема, использующая магнеторезистивные устройства с передачей спинового вращения. Патент RU 2420865 С1 с приорит. от 31.03.2008, опубл. 10.06.2011 Бюл. №16.

5. Hosomi М.М., et al., A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM / Proceedings of IEDM conference (2005).

6. Jian-Gang Zhu, Proceedings of IEEE, V.96, N.11, p.1786, 2008.

7. Hirota E., Sakakima Н., Inomata K., Giant Magneto-Resistance Devices, Springer Series in surface science 40, 2001.

8. Gupta Arunava, Joshi Rajiv V. Non-Voltaite Magnetic Memory Cell and Devices / Pat. US 6034887, Mar.7, 2007.

9. Соклоф С. Аналоговые интегральные схемы. Пер. с англ. А.Б. Перевезенцева, под ред. к.т.н. В.Д.Вернера. М.: «Мир», 1988.

10. Шурыгина В. Энергонезависимая память / Электроника: наука технология бизнес, 2008. - №6.

11. Мальцев П.П., Долидзе Н.С., Критенко М.И., Пономарев С.Н., Портянко В.В., Посысаева Т.Т., Михалева Л.З. Цифровые интегральные микросхемы / Справочник. М.:«Радио и Связь», 1994.

Изобретение относится к схемам матриц ячеек памяти MRAM (Magnetic Random Access Memory) с передачей спинового значения. Технический результат заключается в увеличении плотности размещения отдельных транзисторных структур технологии МОП и запоминающих ячеек матрицы, а также повышении стойкости к нестационарным переходным процессам от воздействия ионизирующих излучений. Устройство матричного типа содержит множество устройств на магнитных туннельных переходах («MTJ») с передачей спинового вращения, организованных в матрицу запоминающих ячеек; устройство организации записи/чтения информации для конкретного устройства «MTJ», соединенное с соответствующими устройствами «MTJ» для изменения полярности намагниченности свободного слоя каждого устройства «MTJ», блок усилителя чтения данных на выходе матрицы запоминающих ячеек, выполненный с возможностью обнаруживать уровень сигнала и формировать двоичный выходной сигнал на основе сравнения уровня сигнала в разряде матрицы запоминающих ячеек в компараторе. При формировании топологии устройство «MTJ» выполнено в виде эллипса с осью легкого намагничивания, направленной по его большой оси. 11 з.п. ф-лы, 37 ил., 11 табл.

1. Интегрированная в СБИС технологии КМОП/КНИ с n⁺- и p⁺-поликремниевыми затворами матрица памяти «MRAM» с магниторезистивными устройствами с передачей спинового вращения (матрица памяти «STT-MRAM»), представляющая собой устройство матричного типа, управляемое внешними сигналами записи/чтения информации и ввода/вывода данных, содержащее:
множество устройств на магнитных туннельных переходах («MTJ») с передачей спинового вращения, организованных в матрицу запоминающих ячеек;
устройство организации записи/чтения информации для конкретного устройства «MTJ», включающее:
блок ввода/вывода данных,
блок дешифратора адресного кода,
блок управления ключами шин записи слова,
блок ключей шин записи слова,
блок управления ключами разрядных шин,
блок ключей разрядных шин,
блок управления записью/чтением данных,
блок формирователя тока записи/чтения,
источники тока записи слова, тока записи разряда, тока чтения в составе блока формирователя тока записи/чтения,
шины разрядные, шины записи слова, шины чтения слова, двунаправленную шину ввода/вывода данных,
соединенные с соответствующими устройствами «MTJ» для изменения полярности намагниченности свободного слоя каждого устройства «MTJ», причем блоки устройства организации записи/чтения информации объединены соответствующими шинами для формирования логического состояния на основе относительных полярностей свободного слоя и фиксированного слоя каждого устройства «MTJ»,
блок усилителя чтения данных на выходе матрицы запоминающих ячеек, соединенный с двунаправленной шиной ввода/вывода данных по цепям «U_P:0-15,Э» и «DЧ:0-15», выполненный с возможностью обнаруживать уровень сигнала на конце «А» в шине разрядной и формировать двоичный выходной сигнал «DЧ:0-15» на основе сравнения уровня сигнала в разряде матрицы запоминающих ячеек в компараторе, включенным в состав блока усилителя чтения данных, с эталонным пороговым уровнем сигнала («U_Э»), отличающаяся тем,
что для придания исходной анизотропии намагниченности свободного и фиксированного ферромагнитного слоев каждой запоминающей ячейки матрицы памяти «STT-MRAM» при формировании топологии устройства «MTJ» оно выполнено в виде эллипса с осью легкого намагничивания, направленной по его большой оси, а для изменения полярности намагниченности верхнего свободного слоя устройства «MTJ» внешнее управляющее матрицей памяти «STT-MRAM» устройство соединено по цепям сигнала разрешения записи информации (« $$\overline{\text{WE}}$$ »), сигнала разрешения считывания информации (« $$\overline{\text{OE}}$$ »), сигнала разрешения выработки сигнала первого цикла работы (« $$\overline{\text{CE}}1$$ »), сигнала разрешения выработки сигнала второго цикла (« $$\overline{\text{CE}}2$$ ») с блоком управления записью/чтением данных, по цепям ввода/вывода данных внешнее управляющее устройство по двунаправленной 16-разрядной шине данных («DIO:0-15») соединено с блоком ввода/вывода данных, по 12-разрядной адресной шине («А:0-11») внешнее устройство соединено с блоком дешифратора адреса с возможностью реализации процедуры записи/чтения в два цикла путем последовательной подачи внешних разрешающих сигналов « $$\overline{\text{CE}}1$$ » и « $$\overline{\text{CE}}2$$ » на соответствующие входы блока управления записью/чтением данных.

2. Матрица памяти «STT-MRAM» по п.1, отличающаяся тем, что для исключения статистического разброса величины магнитного момента нижнего закрепленного ферромагнитного слоя в каждом устройстве «MTJ», концы «А» разрядной шины «ШР-А:0-15, Э» этого устройства в режиме чтения данных соединены с одним из входов компаратора, а второй вход компаратора соединен с шиной записи/чтения, в которой генерируется выходной сигнал «U_Э» эталонного устройства «MTJ», расположенного в центре каждого слова матрицы запоминающих ячеек.

3. Матрица памяти «STT-MRAM» по п.1, отличающаяся тем, что для организации постоянного запоминающего устройства емкостью 64 кбит с 16-разрядной двунаправленной шиной ввода/вывода данных «DIO:0-15», она содержит множество запоминающих ячеек на основе устройств «MTJ», которые могут быть электрически приведены в состояние высокого сопротивления «R_B» или низкого сопротивления «R_H».

4. Матрица памяти «STT-MRAM» по п.1 или п.3, отличающаяся тем, что для обеспечения обращения к выбранному слову матрицы запоминающих ячеек выходы «C:i» блока дешифратора адреса, где i=0…4095 равно численному значению кода адреса, соединены с входом блока управления ключами шины записи слова и одновременно через блок ключей шины записи слова с шиной записи слова («ШЗС:i») матрицы запоминающих ячеек, где i=0…4095 равно численному значению кода адреса устройства «MTJ», с возможностью выработки на одном из выходов «C:i» сигнала с уровнем логической «1» при поступлении на вход дешифратора адреса по шине «А:0-11» от внешнего устройства параллельного адресного кода.

5. Матрица памяти «STT-MRAM» по п.1 или п.3, отличающаяся тем, что для обеспечения формирования сигналов 1-го и 2-го цикла записи (« $$\overline{\text{ЗТ}}1$$ », « $$\overline{\text{ЗТ}}2$$ »), 1-го и 2-го циклов чтения (« $$\overline{\text{ЧТ}}1$$ », « $$\overline{\text{ЧТ}}2$$ ») и сигналов записи «З» и чтения «Ч» внешнее управляющее устройство соединено с входом блока управления записью/чтением по цепям: сигнала разрешения записи данных « $$\overline{\text{WE}}$$ » с возможностью, после его инвертирования, поступления в виде сигнала «З» на вход блока формирователя токов записи/чтения, сигнала разрешения чтения данных « $$\overline{\text{OE}}$$ » с возможностью, после его инвертирования, поступления в виде сигнала «Ч» на вход блока ключей шин разряда и блока формирователя токов записи/чтения, а в режиме записи выход « $$\overline{\text{ЗТ}}1$$ » блока управления записью/чтением соединен с соответствующими входами блока управления ключами шины записи слова и блока управления ключами шины разряда при выполнении условия « $$\overline{\text{ЗТ}}1$$ = $$\overline{\text{CE}}1$$ V $$\overline{\text{WE}}$$ », выход « $$\overline{\text{ЗТ}}2$$ » блока управления записью/чтением соединен с соответствующими входами блока управления ключами шины записи слова и блока управления ключами шины разряда при выполнении условия « $$\overline{\text{ЗТ}}2$$ = $$\overline{\text{CE}}2$$ V $$\overline{\text{WE}}$$ », в режиме чтения выход « $$\overline{\text{ЧТ}}1$$ » блока управления записью/чтением соединен с блоком усилителя чтения данных при выполнении условия « $$\overline{\text{ЧТ}}1$$ = $$\overline{\text{CE}}1$$ V $$\overline{\text{OE}}$$ », выход « $$\overline{\text{ЧТ}}2$$ » блока управления записью/чтением соединен с соответствующими входами блоком усилителя чтения данных и блока ввода/вывода данных при выполнении условия « $$\overline{\text{ЧТ}}2$$ = $$\overline{\text{CE}}2$$ V $$\overline{\text{OE}}$$ ».

6. Матрица памяти «STT-MRAM» по п.4, отличающаяся тем, что для генерации сигналов управления ключами блока управления ключами шины записи слова в зависимости от состояния входных сигналов «C:i», где i=0…4095, « $$\overline{\text{ЗТ}}1$$ », « $$\overline{\text{ЗТ}}2$$ », выходы «a:i», «б:i» блока управления ключами шины записи слова соединены с соответствующими входами блока ключей шины записи слова с возможностью обеспечения управлением состояния ключей: при уровне «1» сигналов « $$\overline{\text{ЗТ}}1$$ », « $$\overline{\text{ЗТ}}2$$ » выходы всех ключей блока ключей шины записи слова установлены в третье состояние (с выходным сопротивлением, близким к состоянию «холостого хода» (или «∞»)), т.е. концы «А» и «Б» всех шин записи слова отсоединены от блока ключей шины записи слова, при уровне сигнала «C:i», равном «1», и уровне «0» сигнала « $$\overline{\text{ЗТ}}2$$ », концы «А» и «Б» шины «ШЗС:i» подсоединены соответственно к источнику тока «I_ЗС» и общей шине ключами «KA:i» и «КБ:i» с возможностью обеспечения записи «0» током «I⁰ _ЗС:i»; при этом выходы остальных ключей установлены в третье состояние при уровне сигнала «C:i», равном «0», и уровне «1» сигнала « $$\overline{\text{ЗТ}}2$$ », концы «А» и «Б» шины «ШЗС:i», где i=0…4095, присоединены соответственно к источнику тока «I_ЗС» и общей шине ключами «KA:i» и «КБ:i» с возможностью обеспечения записи «1» током «I¹ _ЗС:i», при этом выходы «a:i», «б:i» блока управления ключами шины записи слова соединены с входом блока ключей шины записи слова.

7. Матрица памяти «STT-MRAM» по п.5, отличающаяся тем, что для управления блоком ключей шины разряда выходы «б:0-15, Э» блока управления ключами шины разряда присоединены с одной стороны к блоку ключей шины разряда с логическим состоянием, определяемым состоянием входных сигналов внешнего устройства « $$\overline{\text{D3:0-15}}$$ », « $$\overline{\text{ЗТ}}1$$ », « $$\overline{\text{ЗТ}}2$$ », с другой стороны входы «Ч», «i_Ч», «I_ЗР:0-15, Э» блока ключей шины разряда соединены с соответствующими выходами блока управления записью/чтением и блока формирователя токов записи/чтения с возможностью обеспечения: при уровне «1» сигналов « $$\overline{\text{ЗТ}}1$$ », « $$\overline{\text{ЗТ}}2$$ » установки выходов всех ключей блока ключей шины разряда в третье состояние, т.е. концы «А» и «Б» шин разряда отсоединены от блока ключей шин разряда, при уровне «0» сигнала « $$\overline{\text{ЗТ}}1$$ » и высоком уровне сигналов « $$\overline{\text{D3}}$$ » (например, « $$\overline{\text{D3:1}}$$ », « $$\overline{\text{D3:5}}$$ », « $$\overline{\text{D3:10}}$$ ») концы «А» шин «ШР-А:1, 5, 10, Э» соответственно присоединены к источникам тока записи «I_ЗР:1, 5, 10, Э» ключами «KA:1, 5, 10, Э» и концы «Б» шин «ШР-Б:1, 5, 10, Э» присоединены к общей шине ключами «КБ:1, 5, 10, Э» (запись «0» в разряды с кодом «0» в «DIO:i» выбранного слова i матрицы запоминающих ячеек обеспечивается токами «I⁰ _ЗР:i, Э»), при этом выходы ключей, соединенных с шинами «ШР-Б:0, 2-4, 6-9, 11-15», установлены в третье состояние, при уровне «0» внешних сигналов « $$\overline{\text{ЗТ}}2$$ » и « $$\overline{\text{D3}}$$ :0, 2-4, 6-9, 11-15» (« $$\overline{\text{D3}}$$ :1, 5, 10» имеют уровень «1») концы «А» шин «ШР-А: 0, 2-4, 6-9, 11-15» присоединены к общей шине и концы «Б» шин «ШР-Б:0, 2-4, 6-9, 1-15» соответственно присоединены к источникам тока «I¹ _ЗР:0, 2-4, 6-9, 11-15» соответствующими ключами блока ключей шин разряда (запись «1» в разряды с кодом «1» в «DIO:i» выбранного слова «C:i» матрицы запоминающих ячеек обеспечивается токами «I¹ _ЗР:i»), при этом выходы ключей, соединенных с шинами «ШР-А:1, 5, 10, Э», установлены в третье состояние с возможностью формирования на выходе блока ключей шины разряда также сигналов чтения «U_P:0-15, Э» и «U_Э», соединенных с соответствующими входами блока усилителя чтения данных.

8. Матрица памяти «STT-MRAM» по п.6, отличающаяся тем, что для обеспечения соединения концов шин записи слова, выбранных для записи слова, к источнику тока «I_ЗС» и общей шине в режиме записи и отключения шин записи слова входы «a:i», «б:i» блока ключей шины записи слова соединены с соответствующими выходами блока управления ключами шины записи слова с возможностью реализации алгоритма работы блока ключей шины записи слова, а выходы «ШЗС-А:i» и «ШЗС-Б:i» (i=0…4095) блока ключей шины записи слова соединены с соответствующими шинами матрицы запоминающих ячеек.

9. Матрица памяти «STT-MRAM» по п.5, отличающаяся тем, что для формирования стабильных токов записи слова «I_ЗС» и разрядных токов записи «I_ЗР:0-15, Э» входы «З» и «Ч» блока формирователя токов записи и чтения соединены с соответствующими выходами блока управления записью/чтением, а выход «I_ЗС» блока формирователя токов записи/чтения при уровне «1» сигнала «З» соединен с входом блока ключей шины записи слова и токи «I¹ _ЗР:0-15, Э» поступают на блок ключей шины разряда, а при уровне «1» сигнала «Ч» выход «i_Ч:0-15, Э» блока формирователя токов записи/чтения соединен с соответствующим входом блока ключей шины разряда.

10. Матрица памяти «STT-MRAM» по п.9, отличающаяся тем, что для частичной компенсации технологических отклонений сопротивлений «R_H» и «R_B» устройств «MTJ» в словах энергонезависимой матрицы запоминающих ячеек, она организована в виде 4096 шестнадцатиразрядных слов, каждая запоминающая ячейка содержит «MTJ», транзистор МОП и систему шин для обеспечения записи и чтения данных по словам, а каждое слово содержит 17 запоминающих ячеек, одна из которых эталонная, исходно заранее установленная в состояние «0» с возможностью выработки эталонного напряжения «U_Э» при чтении данных из конкретного слова.

11. Матрица памяти «STT-MRAM» по п.6 или п.7, отличающаяся тем, что для организации управления работой матрицы запоминающих ячеек все шины записи/чтения этой матрицы соединены с соответствующими выходами «ШЗС-А:1», «ШЗС-Б:i» блока ключей шины записи слова (i=0…4095), шины «ШР-А:i, Э,», «ШР-Б:i, Э» (i=0-15) - с соответствующими выходами блока ключей шины разряда, шина «ШЧС:i» - с соответствующим выходом блока дешифратора адреса, а в режиме чтения шина «ШP-A:i, Э» соединена с входами «U_P:0-15, Э» блока усилителя чтения данных и с выбранной запоминающей ячейкой.

12. Матрица памяти «STT-MRAM» по любому из 7 или п.10, отличающаяся тем, что для обеспечения усиления считанных с шины «ШP-A:i, Э» блока ключей шины разряда сигналов «U_P:0-15, Э» и выработки нормированных сигналов «DЧ:0-15» в режиме чтения вход « $$\overline{Ч\text{Ò1}}$$ » блока усилителя чтения данных соединен с соответствующим выходом блока управления записью/чтением для подготовки блока усилителя чтения данных к чтению и вход « $$\overline{Ч\text{Ò2}}$$ » соединен с уровнем «1» с соответствующим выходом блока управления записью/чтением с возможностью формирования сигналов «DЧ:0-15» с уровнями «1» или «0» в соответствии с алгоритмом работы блока усилителя чтения данных при уровне «1» « $$\overline{Ч\text{Ò2}}$$ ».