УСТРОЙСТВО ДЛЯ ОЦЕНКИ ПРЕДПОЧТИТЕЛЬНОГО УРОВНЯ УНИФИКАЦИИ ТЕХНИЧЕСКИХ СРЕДСТВ Российский патент 2016 года по МПК G06F17/00 

Изобретение относится к вычислительной технике и предназначено для оценки предпочтительного уровня унификации технических средств (ТС) с целью минимизации затрат на проектирование и изготовление ТС при достаточном уровне их эффективности. Эту оценку можно осуществить с помощью обобщенного критерия, учитывающего эффективность ТС и объем финансирования их проектирования и изготовления.

Наиболее близким по технической сущности является устройство [1], содержащее группу из m первых регистров 1_i (i=1…m), группу из m вторых регистров 2_i, группу из m третьих регистров 3_i, группу из m четвертых регистров 4_i, пятый регистр 5, группу из m первых блоков умножения 6_i, группу из m вторых блоков умножения 8_i, группу из m первых сумматоров 9_i, группу из n шестых регистров 10_j, группу из n седьмых регистров 11_j, группу из n третьих блоков умножения 12_j (j=1…n), группу из m первых блоков деления 13_i, второй сумматор 14, информационные входы которого подсоединены к выходам одноименных третьих блоков умножения 12_j (j=1…n), первые входы которых подсоединены к выходам одноименных шестых регистров 10_j, а вторые входы - к выходам одноименных седьмых регистров 11_j, прямые выходы первых регистров 1_i (i=1…m) подсоединены к первым входам одноименных первых блоков умножения 6_i (i=1…m), вторые входы которых подсоединены к выходам одноименных вторых регистров 2_i, выходы третьих регистров 3_i (i=1…m) подсоединены к первым входам одноименных вторых блоков умножения 8_i (i=1…m), выход каждого из которых подсоединен к первым входам первых сумматоров 9_i, выходы которых подсоединены к первым входам первых блоков деления 13_i, вторые входы которых подсоединены к выходам одноименных четвертых регистров 4_i.

Задача изобретения - создать устройство, обеспечивающее повышение надежности и быстродействия за счет существенного сокращения аппаратных затрат. Это решение достигается тем, что в устройство для оценки предпочтительного уровня унификации ТС, содержащее группу из m первых регистров 1_i (i=1…m), группу из m вторых регистров 2_i, группу из m третьих регистров 3_i, группу из m четвертых регистров 4_i, пятый регистр 5, группу из m первых блоков умножения 6_i, группу из m вторых блоков умножения 8_i, группу из m первых сумматоров 9_i, группу из n шестых регистров 10_j, группу из n седьмых регистров 11_j, группу из n третьих блоков умножения 12_j (j=1…n), группу из m первых блоков деления 13_i, второй сумматор 14, введены m вторых блоков деления 7_i, триггер 15, первый элемент И 16, второй элемент И 17, элемент ИЛИ 18, первый элемент задержки 19, второй элемент задержки 20, третий элемент задержки 21, четвертый элемент задержки 22 и пятый элемент задержки 23, блок выбора максимального кода 24 вместе со связями.

Новизна предлагаемого устройства заключается в том, что новое техническое устройство отличается от прототипа тем, что дополнительно в него введены m вторых блоков деления 7_i, триггер 15, первый элемент И 16, второй элемент И 17, элемент ИЛИ 18, первый элемент задержки 19, второй элемент задержки 20, третий элемент задержки 21, четвертый элемент задержки 22 и пятый элемент задержки 23, блок выбора максимального кода 24, первый выход триггера 15 подсоединен к первому входу первого элемента И 16, второй вход которого подсоединен к выходу пятого регистра 5, а выход - к первому входу элемента ИЛИ 18, второй выход триггера 15 подсоединен к первому входу второго элемента И 17, второй вход которого подсоединен к выходу второго сумматора 14, а выход - к второму входу элемента ИЛИ 18, выход которого подсоединен к первым входам вторых блоков деления 7_i, вторые входы которых подсоединены к выходам одноименных первых блоков умножения 6_i, а выходы - к вторым входам первых сумматоров 9_i, обратные выходы первых регистров 1_i (i=1…m) подсоединены к вторым входам одноименных вторых блоков умножения 8_i (i=1…m), выходы первых блоков деления 13_i подсоединены к одноименным входам блока выбора максимального кода 24, выходы 28 и 29 которых являются первым и вторым выходами устройства, первый вход 27 устройства подсоединен к управляющему входу сумматора 14 и к входу первого элемента задержки 19, выход которого подсоединен к управляющим входам вторых блоков деления 7_i, к управляющим входам вторых блоков умножения 8_i (i=1…m) и к входу второго элемента задержки 20, выход которого подсоединен к управляющим входам первых сумматоров 9_i и к входу третьего элемента задержки 21, выход которого подсоединен к управляющим входам первых блоков деления 13_i и к входу четвертого элемента задержки 22, выход которого подсоединен к управляющему входу блока выбора максимального кода 24 и к входу пятого элемента задержки 23, выход которого является третьим выходом 30 устройства.

Оценку предпочтительного уровня унификации ТС можно осуществить с помощью обобщенного критерия P_i, величина которого для i-го уровня унификации ТС определяется по формуле [1]:

$$P_i=\frac{W_i}{S_i},=\mathrm{1,}\dots ,m,\left(1\right)$$

где m - число анализируемых уровней унификации ТС;

W_i - эффективность ТС при i-м уровне ее унификации (например, вероятность выполнения задачи);

S_i - объем финансирования проектирования и изготовления ТС при i-м уровне унификации (например, тыс. руб.).

Величину S_i можно вычислить следующим образом [1]:

$$S_i=S_{иi}\cdot K_{прi}\cdot G+S_{нi}(1-K_{прi}),\left(2\right)$$

где K_прi - коэффициент применяемости, характеризующий i-й уровень унификации ТС (0<K_прi<1);

S_иi - стоимость составных частей элементов ТС, бывших в использовании при i-м уровне ее унификации (например, тыс. руб.);

S_нi - стоимость новых составных частей элементов ТС при i-м уровне ее унификации;

G - коэффициент, учитывающий степень проработки элементов ТС, бывших в использовании (он зависит от количества лет использования).

Коэффициент применяемости K_прi, характеризующий уровень унификации ТС, представляет собой отношение количества использованных ранее элементов к общему числу элементов, содержащихся в ТС.

Опыт показывает, что коэффициент G можно оценить по следующей формуле [1]:

$$G=\mathrm{0,1}\frac{T_{\max }}{T},\left(3\right)$$

где T_max - максимальное возможное время использования (проработки) унифицируемых элементов (подсистем) ТС, год;

T - фактическое время использования (проработки) этих элементов, год.

Принимая во внимание, что для современных ТС T_max=10 годам, выражение (3) можно записать в виде

$$G=\frac{1}{T}.\left(4\right)$$

Поскольку упомянутую эффективность целесообразно увеличивать, а объем финансирования - уменьшать, то необходимо искать значение K_прi, обеспечивающее наибольшую величину критерия P_i, т.е. P_imax. Далее это будет РЕЖИМ 1 работы устройства.

Недостатком этого подхода является низкая точность упомянутой оценки из-за следующего допущения: фактическое время использования (проработки) всех элементов (подсистем) ТС считаются одинаковыми.

Повышение точности оценки предпочтительного уровня унификации ТС за счет учета разницы времени использования различных ее элементов (подсистем) можно осуществить следующим образом [1]. Характеристики, учитывающие отличие во времени использования элементов ТС, назовем средневзвешенными. Тогда формулу (2) можно переписать в следующем виде:

$$S_i=S_{icb}\ast K_{прi}\ast G_{cb}+S_{нi}\ast (1-K_{прi})\left(5\right)$$

где S_icb - средневзвешенный объем финансирования и изготовления ТС при i-м уровне ее унификации ТС;

G_cb - средневзвешенный коэффициент, учитывающий степень проработки элементов ТС, бывших в использовании (он зависит от средневзвешенного количества лет использования). По аналогии с формулой (4) величина G_cb вычисляется по следующей формуле:

$$G_{cb}=1/T_{cb}\left(6\right)$$

где T_cb - средневзвешенное фактическое время использования элементов ТС, год.

Значение T_cb определяется по следующей зависимости:

$$T_{cb}=\Sigma b_j\ast T_j,j=1\dots n\left(7\right)$$

где b_j - весовой коэффициент, учитывающий важность j-го элемента в составе ТС, причем $${(}^n{\Sigma }_{j=}{b}_j=1)$$ ;

$$T_{j\cdot }$$ - фактическое время использования j-го элемента ТС, год;

n - общее количество элементов в составе ТС.

Проведя вычисления по формулам (7), (6), (5) и (1) можно определить тот вариант уровня унификации K_прi, который обеспечивает максимальное значение критерия P_i.

Следует отметить, что в формуле (1) вместо величины S_i подставляется значение S_icb.

Сущность изобретения поясняется чертежом. На чертеже (фиг. 1) представлена структурная схема предлагаемого устройства, содержащая группы из m регистров 1_i, 2_i, 3_i, 4_i (i=1…m), регистр 5, m блоков умножения 6_i, m блоков деления 7_i, m блоков умножения 8_i, m сумматоров 9_i, n регистров 10_j, 11_j и блоков умножения 12_j (j=1…n), m блоков 13_i деления, сумматор 14, триггер 15, группы элементов И 16 и И 17, группа элементов ИЛИ 18, элементы задержки 19, 20, 21, 22 и 23, блок выбора максимального кода 24, входы устройства 25, 26 и 27, выходы устройства 28, 29 и 30.

В исходном состоянии на регистрах 1_i (i=1…m) хранятся величины коэффициентов применяемости K_прi, характеризующие i-й уровень унификации ТС. На регистрах 2_i хранятся значения стоимости S_иi составных частей (элементов) ТС, бывших в использовании при i-м уровне ее унификации. На регистрах 3_i хранятся величины стоимости S_нi новых составных частей (элементов) ТС при i-м уровне ее унификации. На регистрах 4_i хранятся значения эффективности W_i ТС при i-м уровне ее унификации. На регистре 5 хранится величина фактического времени T использования (проработки) унифицируемых элементов ТС. На регистрах 10_j (j=1…n) хранятся величины фактического времени использования (проработки) T_j унифицируемых элементов ТС, если величины фактического времени различны. На регистрах 11_j (j=1…n) хранятся величины b_j весовых коэффициентов, учитывающие важность j-го элемента в составе ТС.

После занесения всей исходной информации коды с выходов групп регистров 10_j и 11_j (j=1…n) значения T_j и b_j засылаются соответственно на первый и второй входы каждого соответствующего блока умножения 12_j. А коды с выходов первой 1_i и второй 2_i (i=1…m) групп регистров (значения K_прi и S_иi) засылаются соответственно на первый и второй входы каждого соответствующего блока умножения 6_i.

По сигналу пуска по входу 27 на сумматоре 14 происходит сложение значений T_j∗b_j с выходов блоков умножения 12_j (j=1…n). Результат с выхода сумматора 14 поступает на первый вход элемента И 17, с выхода которого значение суммы через элемент ИЛИ 18 поступает в качестве делителя на входы блоков деления 7_i - это для режима работы устройства, при котором значения T_j различны, что обеспечивается установкой триггера 15 по входу 26 в соответствующее состояние.

Кроме того, сигнал пуска по входу 27 поступает на вход элемента задержки 19, который задерживает сигнал на суммарное время надежного срабатывания сумматора 14, элементов И 17 и ИЛИ 18. Сигнал с выхода элемента задержки 19 поступает на вход элемента задержки 20 и на управляющие входы блоков умножения 8_i и блоков деления 7_i (i=1…m).

С выходов блоков умножения 6_i (i=1…m) значения S_иi∗K_прi подаются на вход делимого каждого соответствующего блока деления 7_i (i=1…m). На другой вход блока деления 7_i в качестве делителя поступает код с выхода элемента ИЛИ 18, а на вход управления поступает код с выхода элемента задержки 19. С выходов блока деления 7_i величины S_иi∗K_прi/T_cb направляются на первые входы сумматоров 9_i.

На блоках умножения 8_i по сигналу с выхода элемента задержки 19 происходит умножение значений кодов с выходов регистров 3_i и кодов с обратных выходов регистров 1_i. При этом код с обратного выхода регистра 1_i является дополнением до единицы, то есть значение (1-K_прi), так как 0<K_прi<1.

Элемент задержки 20 задерживает сигнал на время надежного срабатывания блока деления 7_i, так как время срабатывания блока умножения намного меньше времени срабатывания блока деления. С выхода элемента задержки 20 сигнал поступает на управляющие входы сумматоров 9_i и на вход элемента задержки 21.

С выходов сумматоров 9_i значения S_i, вычисленные по формуле (2), засылаются на вход делителя каждого соответствующего блока деления 13_i, на второй его вход в качестве делимого поступает значение эффективности W_i с выхода регистра 4_i. Блоки деления 13_i срабатывают по сигналу с выхода элемента задержки 21. Элемент задержки 21 задерживает сигнал на время надежного срабатывания сумматора 9_i.

Сигнал с выхода элемента задержки 21 поступает также и на вход элемента задержки 22, который задерживает сигнал на время надежного срабатывания блока деления 13_i.

С выходов блоков деления 13_i результаты поступают на одноименные входы блока выбора максимального кода 24, который срабатывает по сигналу с выхода элемента задержки 22.

На выходе 28 блока выбора максимального кода 24 появляется значение максимального критерия Р_i, то есть P_max. Этой величине будет соответствовать значение K_пр, характеризующее предпочтительный уровень унификации ТС. А на выходе 29 блока выбора максимального кода 24 появляется позиционный номер максимального критерия P_i.

Сигнал с выхода элемента задержки 22 поступает также и на вход элемента задержки 23, который задерживает сигнал на время надежного срабатывания блока выбора максимального кода 24. Сигнал на выходе 30 элемента задержки 23 означает окончание работы устройства.

Блок выбора максимального кода 24 может быть выполнен в соответствии с известным устройством [2].

Устройство функционирует в двух режимах в зависимости от исходных значений фактического времени использования (проработки) T_j (j=1…n) унифицируемых элементов ТС.

Режим I. Случай, когда фактическое время T использования элементов ТС одинаково. Тогда триггер 15 по входу 25 устанавливается в состояние, при котором информация на входы блоков деления 7_i будет поступать через открытый элемент И 16 и элемент ИЛИ 18 с выхода регистра 5.

Режим II. Вариант, когда фактическое время использования элементов ТС различно. Тогда триггер 15 по входу 26 устанавливается в состояние, при котором информация на входы блоков деления 7_i будет поступать через открытый элемент И 17 и элемент ИЛИ 18 с выхода сумматора 14.

Таким образом, технический результат заявляемого изобретения достигается за счет технических средств (блоков и элементов), упомянутых в описании работы устройства. Описанное устройство позволяет повысить надежность и быстродействие устройства при проектировании и изготовлении ТС при достаточном уровне их эффективности.

Промышленная применяемость обосновывается тем, что оно может быть использовано в разных областях (отраслях) производства при выборе предпочтительного уровня унификации ТС.

Следует ожидать, что данное изобретение может иметь большое значение в сфере массового производства, например в машиностроении (автомобили, станкостроение и пр.), электронной и радиопромышленности.

Литература.

1. RU 2519049. 2014.

2. USSR 1128249. 1984.

Изобретение относится к вычислительной технике и предназначено для оценки предпочтительного уровня унификации технических средств (ТС) и определения его оптимального уровня. Технический результат - повышение надежности и быстродействия устройства. Устройство для оценки уровня унификации ТС содержит группу из m первых регистров 1_i (i=1…m), группу из m вторых регистров 2_i, группу из m третьих регистров 3_i, группу из m четвертых регистров 4_i, пятый регистр 5, группу из m первых блоков умножения 6_i, группу из m вторых блоков умножения 8_i, группу из m первых сумматоров 9i, группу из n шестых регистров 10_j, группу из n седьмых регистров 11_j, группу из n третьих блоков умножения 12_j (j=1…n), группу из m первых блоков деления 13_i, второй сумматор 14, m вторых блоков деления 7_i, триггер 15, первый элемент И 16, второй элемент И 17, элемент ИЛИ 18, первый элемент задержки 19, второй элемент задержки 20, третий элемент задержки 21, четвертый элемент задержки 22 и пятый элемент задержки 23, выход которого является третьим выходом 30 устройства, блок выбора максимального кода 24, выходы 28 и 29 которого являются первым и вторым выходами устройства, первый вход 27 устройства подсоединен к управляющему входу сумматора 14 и к входу первого элемента задержки 19. 1 ил.

Устройство для оценки предпочтительного уровня унификации технических средств, содержащее группу из m первых регистров 1_i (i=1…m), группу из m вторых регистров 2_i, группу из m третьих регистров 3_i, группу из m четвертых регистров 4_i, пятый регистр 5, группу из m первых блоков умножения 6_i, группу из m вторых блоков умножения 8_i, группу из m первых сумматоров 9_i, группу из n шестых регистров 10_j, группу из n седьмых регистров 11_j, группу из n третьих блоков умножения 12_j (j=1…n), группу из m первых блоков деления 13_i, второй сумматор 14, информационные входы которого подсоединены к выходам одноименных третьих блоков умножения 12_j (j=1…n), первые входы которых подсоединены к выходам одноименных шестых регистров 10_j, а вторые входы - к выходам одноименных седьмых регистров 11_j, прямые выходы первых регистров 1_i (i=1…m) подсоединены к первым входам одноименных первых блоков умножения 6_i (i=1…m), вторые входы которых подсоединены к выходам одноименных вторых регистров 2_i, выходы третьих регистров 3_i (i=1…m) подсоединены к первым входам одноименных вторых блоков умножения 8_i (i=1…m), выход каждого из которых подсоединен к первым входам первых сумматоров 9_i, выходы которых подсоединены к первым входам первых блоков деления 13_i, вторые входы которых подсоединены к выходам одноименных четвертых регистров 4_i, отличающееся тем, что в него дополнительно включены m вторых блоков деления 7_i, триггер 15, первый элемент И 16, второй элемент И 17, элемент ИЛИ 18, первый элемент задержки 19, второй элемент задержки 20, третий элемент задержки 21, четвертый элемент задержки 22 и пятый элемент задержки 23, блок выбора максимального кода 24, первый выход триггера 15 подсоединен к первому входу первого элемента И 16, второй вход которого подсоединен к выходу пятого регистра 5, а выход - к первому входу элемента ИЛИ 18, второй выход триггера 15 подсоединен к первому входу второго элемента И 17, второй вход которого подсоединен к выходу второго сумматора 14, а выход - ко второму входу элемента ИЛИ 18, выход которого подсоединен к первым входам вторых блоков деления 7_i, вторые входы которых подсоединены к одноименным выходам первых блоков умножения 6_i, а выходы - к вторым входам первых сумматоров 9_i, обратные выходы первых регистров 1_i (i=1…m) подсоединены к вторым входам одноименных вторых блоков умножения 8_i (i=1…m), выходы первых блоков деления 13_i подсоединены к одноименным входам блока выбора максимального кода 24, выходы 28 и 29 которого являются первым и вторым выходами устройства, первый вход 27 устройства подсоединен к управляющему входу сумматора 14 и к входу первого элемента задержки 19, выход которого подсоединен к управляющим входам вторых блоков деления 7_i, к управляющим входам вторых блоков умножения 8_i (i=1…m) и к входу второго элемента задержки 20, выход которого подсоединен к управляющим входам первых сумматоров 9_i и к входу третьего элемента задержки 21, выход которого подсоединен к управляющим входам первых блоков деления 13_i и к входу четвертого элемента задержки 22, выход которого подсоединен к управляющему входу блока выбора максимального кода 24 и к входу пятого элемента задержки 23, выход которого является третьим выходом 30 устройства.