РЕКОНФИГУРИРУЕМЫЙ КОДЕР ПОЛЯРНЫХ КОДОВ 5G СЕТЕЙ Российский патент 2021 года по МПК H03M13/00 

Изобретение относится к электротехнике, к области цифровой обработки сигналов (ЦОС), а именно к реконфигурируемым кодерам полярных кодов 5G сетей и может применяться в устройствах кодирования полярными кодами.

Одним из главных методов повышения надежности и эффективности передачи данных является помехоустойчивое кодирование. Полярные коды достигают границы Шеннона двоичного симметричного канала без памяти и к настоящему времени являются наиболее эффективными. Их применяют, в том числе, в сетях пятого поколения 5G, что требует от устройств кодирования реконфигурируемость по длине и скорости кода.

Широко распространена схема кодера с несколькими стадиями в количестве log2(N), где N – длина кода. При этом каждая стадия отличается уникальной схемой коммутации входящих и исходящих узлов. Структурно схема кодера очень похожа на схему вычисления быстрого преобразования Фурье с отличием в вычислительных узлах. Основной вычислительный узел кодера – сумматор по модулю два, в аппаратной реализации элемент XOR - «исключающее ИЛИ». Аппаратная реализация таких устройств требует достаточно сложной схемы коммутации от стадии к стадии, что увеличивает количество аппаратных ресурсов, а также критический путь схемы, а значит, снижает быстродействие. Для систем телекоммуникаций пятого поколения (5G) крайне важно высокое быстродействие и возможность изменять длину кода и исправляющую способность (в купе скорость кода).

Известна (патент EP3598674, 2018.03.24, Encoding Method, Decoding Method, Apparatus and Device) схема кодера с разной структурой коммутации от стадии к стадии.

Недостатком данного кодера являются увеличенные аппаратные затраты, вследствие наличия большого количества мультиплексоров.

Наиболее близким к заявленному изобретению является кодер, описанный в заявке US2015/0333775, 2015.11.19, Frozen-bit Selection for a Polar Code Decoder, с унифицированной структурой от стадии к стадии. Данный кодер выбран в качестве прототипа заявленного изобретения.

Недостатком кодера прототипа является наличие нескольких стадий коммутации, что увеличивает количество аппаратных ресурсов, а также критический путь схемы, а значит, снижает быстродействие.

Техническим результатом изобретения является создание реконфигурируемого кодера полярных кодов 5G сетей с увеличенным быстродействием и с меньшими аппаратными затратами, за счет использования одного массива памяти из N элементов, N/2 сумматоров XOR, а также за счет отсутствия мультиплексоров, вследствие отсутствия необходимости перенастройки коммутации с каждым тактом.

Поставленный технический результат достигнут путем создания реконфигурируемого кодера полярных кодов 5G сетей для кодов длины N, содержащего сумматоров (103) по модулю 2, одноразрядных регистров (102), выполненных с возможностью хранения входных и промежуточных значений и мультиплексоров (101), при этом нулевые входы мультиплексоров (101) являются входами кодера, входы селектора мультиплексоров (101) соединены с входом calc кодера, при этом выходы мультиплексоров (101) соединены с входами регистров (102), выходы с нулевого по -ый регистров (102) соединены с первыми входами сумматоров (103), с вторыми входами которых соединены выходы с по регистров (102), которые являются нечетными с первого по выходами кодера, а четные, с 0 по , выходы кодера подключены к выходам сумматоров (103), при этом выходы с 0 по кодера также подключены к первым входам мультиплексоров (101).

Для лучшего понимания заявленного изобретения далее приводится его подробное описание с соответствующими графическими материалами.

Фиг. 1. Традиционная схема кодирования полярным кодом (bit-reversed), известная из уровня техники.

Фиг. 2. Унифицированная схема коммутации при кодировании полярным кодом, выполненная согласно изобретению.

Фиг. 3. Схема реконфигурируемого кодера полярных кодов 5G сетей, выполненная согласно изобретению.

Элементы:

101 – мультиплексоры;

102 – одноразрядные регистры;

103 – сумматоры.

Рассмотрим более подробно функционирование заявленного реконфигурируемого кодера полярных кодов 5G сетей (Фиг. 1 - 3).

Процедуру кодирования задают выражением , где - кодовое слово; - вектор, включающий информационные символы и «замороженные» биты ; - порождающая матрица, задаваемая выражением , где - матрица перестановки.

Классическая известная из уровня техники схема, реализующая данное выражение кодирования, представлена на Фиг. 1, для N =8. Схема структурно похожа на схему вычисления БПФ (Быстрого Преобразования Фурье) с прореживанием по частоте. Основной вычислительный узел – это сумматор по модулю два, который при аппаратной реализации выполнен в виде элемента XOR – «исключающее ИЛИ».

Схема коммутации на Фиг. 1 на каждой стадии различна, поэтому для каждой стадии необходим свой неунифицированный дешифратор адреса и сложная система мультиплексоров.

Заявленная унифицированная схема коммутации представлена на Фиг. 2. Структурно две эти схемы отличаются способом подключения вычислительных узлов и элементов памяти. В классической схеме лини коммутации параллельны, и результат вычисления одной стадии попадает в те же адреса откуда и были взяты операнды для вычисления (т.е. схема «in place»), таким образом адрес считывания совпадает с адресом записи. Такой подход требует разной логики в вычислении адреса от стадии к стадии. В схеме заявленного кодера линии коммутации не параллельны, и адреса считывания, и записи разные для одного вычислительного узла, однако от стадии к стадии коммутация неизменна. Алгоритмически данные схемы эквивалентны, так как через требуемое количество стадий log2(N) все результаты будут располагаться в тех же ячейках обоих схем.

Аналогичным образом можно построить схему для любого N. Исходя из заявленной унифицированной схемы коммутации (N=8) для общего случая (любого N) можно написать итеративное выражение:

(1)

где – значение (входной отсчет или промежуточное значение), считываемое из -ой ячейки памяти -ой стадии конвейера; – вычисленное значение, записываемое в -ой ячейки памяти -ой стадии конвейера; – сумматор по модулю 2.

Зачастую требуется меньшая длина кода, а именно или , при этом если использовать классическую схему коммутации кодера (Фиг. 1), необходимо использовать первые элементов памяти, в остальных должны быть записаны нули, при этом количество стадий должно уменьшиться соответственно . Таким образом, и в заявленной унифицированной схеме (Фиг. 2) требуется выполнить тоже самое, так как схемы эквивалентны по расположению входных и выходных значений.

Заявленная унифицированная схема коммутации имеет следующие преимущества.

Во-первых, унифицированная схема обладает единой коммутацией между всеми стадиями вычисления и исключает систему сложного мультиплексирования, присущую классической схеме.

Во-вторых, на основе унифицированной схемы можно разработать кодер для различных целей:

- для максимальной производительности - полностью параллельная схема, конвейерная, требующая вычислительных узлов (элементов «исключающее ИЛИ») и элементов памяти (один элемент для хранения одного бита);

- для целевых задач – последовательно параллельная схема, итерационная, требующая несколько вычислительных узлов не более , работающих параллельно, и два массива памяти объема бит.

Для уменьшения аппаратных затрат заявленная унифицированная схема коммутации позволяет разработать последовательно-параллельную схему. Данная схема, показанная на Фиг. 3, представляет собой схему заявленного изобретения - реконфигурируемого кодера полярных кодов 5G сетей. Ввиду унифицированной структуры от стадии к стадии можно оставить всего одну стадию добавив регистры (102) для хранения промежуточных значений и входные мультиплексоры (101) для коммутации входных значений и промежуточных. Данная схема кодера легко реконфигурируема по длине кода с помощью записи лишь первых нужных значений, а остальные остаются в нулевом значении. Для кодирования слова длиной N схема после записи входных значений работает в течение log2(N) тактов, после значения кода становятся доступны на выходе схемы.

В заявленном изобретении представлена схема кодера с одной единственной стадией, выполняющей арифметически все операции стадий, требуемых в классической схеме. Таким образом, заявленный кодер после записи всех N входных значений (включая «замороженные» биты) требует log2(N) тактов работы для кодирования. При этом аппаратно требует столько же ресурсов, сколько необходимо для одной стадии классической схемы, а критический путь при этом крайне короткий, что увеличивает быстродействие. Также заявленный кодер обладает реконфигурируемостью по длине и скорости кода без дополнительных аппаратных затрат.

Заявленное изобретение предназначено для разработки устройств кодирования полярными кодами. Изобретение содержит унифицированную (единую) схему коммутации значений из памяти для базовых узлов вычислений для всех стадий вычисления. На основе единой схемы коммутации построен заявленный кодер с минимальными аппаратными затратами. Для построения заявленного кодера всего требуется один массив памяти по N элементов, N/2 сумматоров XOR. При этом конструкция заявленного кодера не требует перенастройки коммутации с каждым таком, а значит, не требуются мультиплексоры.

Хотя описанный выше вариант выполнения изобретения был изложен с целью иллюстрации настоящего изобретения, специалистам ясно, что возможны разные модификации, добавления и замены, не выходящие из объема и смысла настоящего изобретения, раскрытого в прилагаемой формуле изобретения.

Изобретение относится к электротехнике, к области цифровой обработки сигналов (ЦОС). Технический результат заключается в обеспечении реконфигурируемого кодера полярных кодов 5G сетей с увеличенным быстродействием и с меньшими аппаратными затратами. Такой результат достигается за счет использования одного массива памяти из N элементов, N/2 сумматоров XOR, а также за счет отсутствия мультиплексоров, вследствие отсутствия необходимости перенастройки коммутации с каждым тактом. 3 ил.

Реконфигурируемый кодер полярных кодов 5G сетей для кодов длины N, содержащий сумматоров (103) по модулю 2, одноразрядных регистров (102), выполненных с возможностью хранения входных и промежуточных значений и мультиплексоров (101), при этом нулевые входы мультиплексоров (101) являются входами кодера, входы селектора мультиплексоров (101) соединены с входом calc кодера, при этом выходы мультиплексоров (101) соединены с входами регистров (102), выходы с нулевого по -ый регистров (102) соединены с первыми входами сумматоров (103), с вторыми входами которых соединены выходы с по регистров (102), которые являются нечетными с первого по выходами кодера, а четные, с 0 по , выходы кодера подключены к выходам сумматоров (103), при этом выходы с 0 по кодера также подключены к первым входам мультиплексоров (101).