Преобразователь кода в частоту Российский патент 2023 года по МПК H03M5/10 

Заявляемое техническое решение относится к автоматике и вычислительной технике, а также к системам автоматического управления и может найти применение в системах числового программного управления, в измерительных и вычислительных устройствах и при создании элементов импульсных нейронных сетей, в частности прототипов импульсных нейронов.

Известно устройство [Патент РФ №2006918, МПК G 06 F 7/68, 1994] реализующее формирование выходной частоты пропорционально входному коду, содержащее двоичный счетчик, элемент задержки, n-канальный мультиплексор, первый и второй элементы И, триггер и формирователь импульсов, первый вход первого элемента И соединен с выходом элемента задержки, выходы разрядов двоичного счетчика соединены с соответствующими адресными входами n-канального мультиплексора, нулевой информационный вход которого соединен с управляющим входом преобразователя, а информационные входы – со входами соответствующих разрядов цифрового входа преобразователя, причем первый информационных вход соединен со счетным входом двоичного счетчика и выходом второго элемента И, первый вход которого соединен со входом опорной частоты, с входом формирователя импульсов и со стробирующим входом n-канального мультиплексора, причем вход расширения, выход переноса, информационный вход, вход задания режима работы, счетный вход триггера и вход сброса соединены функционально соответствующим образом.

Недостатком преобразователя является отсутствие возможности воздействия на выходную частоту для снижения погрешности.

Из числа аналогов наиболее близким по совокупности признаков и по технической сущности является преобразователь кода в частоту [Патент РФ № 2285946, опубл. 20.10.2006], который и выбран в качестве прототипа.

В прототипе снижена погрешность преобразования за счет введения цифровой коррекции аддитивной и мультипликативной составляющих.

Преобразователь кода в частоту, содержащий вход опорной частоты F₀, выход F_вых преобразователя, входную шину N_G, двоичные умножители с цифровыми входами N_п и N_к, при этом каждый двоичный умножитель состоит из первого и второго двоичных счетчиков, и первого и второго мультиплексоров соответственно, а выходы разрядов первого и второго двоичных счетчиков соединены с соответствующими адресными входами первого и второго мультиплексоров, информационные входы которых являются соответствующими цифровыми входами N_п и N_к двоичных умножителей, а вход опорной частоты F₀ преобразователя соединен со входами тактирования F первого и второго двоичных умножителей, одновременно являясь входами тактирования первого и второго двоичных счетчиков, а также нулевыми информационными входами первого и второго мультиплексоров соответственно, при этом выходы мультиплексоров F_y1 и F_y2 одновременно являются выходами первого и второго двоичных умножителей соответственно.

Кроме того, преобразователь содержит третий двоичный счетчик, три инвертора, три компаратора, третий мультиплексор, элемент И, вторую и третью входные шины, причем все входные шины подключены к соответствующим компараторам, которые управляются третьим двоичным счетчиком, а их выходы соединены соответственно с третьим инвертором и третьим двоичным счетчиком, с первым входом элемента И, со вторым входом элемента И, при этом выход элемента И соединен с нулевым входом двухканального мультиплексора, первый и второй выход которого подключены к выходам соответственно первого и второго двоичных умножителей, а выход этого мультиплексора является выходом всего преобразователя, причем первый и второй инвертор включены в цепи младших разрядов соответственно преобразуемого и корректирующего кодов, причем выход третьего инвертора соединен со вторым входом третьего двоичного счетчика, а третий вход этого третьего счетчика объединен со входом опорной частоты преобразователя.

Прототип работает следующим образом.

Пусть число разрядов первого двоичного умножителя равно четырем, а второго – двум. Пусть в начальный момент времени все двоичные счетчики находятся в нулевом состоянии, а на вход опорной частоты F₀ подается входная импульсная последовательность, под воздействием которой двоичные счетчики могут изменять свои выходные значения. На вход первого инвертора подается старший (знаковый) разряд а₁ входного преобразуемого кода N_п, а на вход второго инвертора – корректирующего кода N_к.

Таким образом, на цифровые входы первого и второго двоичных умножителей подаются коды и соответственно. Первый двоичный счетчик последовательно во времени формирует на своем выходе значения в диапазоне от 0 до 2ⁿ-1 = 15, а второй счетчик – от 0 до 2^к-1 = 3. Выходные значения первого двоичного счетчика являются адресными входами первого мультиплексора.

Так, при выходном значении первого двоичного счетчика равном «0», «2», «4», «6», «8», «10», «12» или «14», в выходную неравномерную последовательность импульсов F_y1 вставится импульс опорной частоты F₀ преобразователя, если . При входном значении первого двоичного счетчика, равном «1», «5», «9» или «13», в выходную неравномерную последовательность импульсов F_y1 вставится импульс, если а₂ = 1. При выходном значении первого двоичного счетчика, равном «3» или «11», в выходную неравномерную последовательность импульсов F_y1 вставится импульс, если а₃ = 1. При выходном значении первого двоичного счетчика, равном «7», в выходную неравномерную последовательность импульсов F_y1 вставится импульс, если а₄ = 1. Выходная последовательность импульсов F_y1 на выходе первого двоичного умножителя характеризуется частотой

,

где i – номер разряда преобразуемого кода N_пр.

Выходные значения второго двоичного счетчика являются адресными входами второго мультиплексора. Так, при выходном значении второго двоичного счетчика, равном «0» или «2», в выходную неравномерную последовательность импульсов F_y2 вставится импульс опорной частоты F₀ преобразователя, если b̄₁ = 1. При выходном значении второго двоичного счетчика, равном «1», в выходную неравномерную последовательность импульсов F_y2 вставится импульс, если b₂ = 1. Выходная последовательность импульсов F_y2 на выходе второго двоичного умножителя характеризуется частотой

,

где j – номер разряда корректирующего кода N_корр.

Разрядность третьего двоичного счетчика равна n+1. Этот счетчик последовательно во времени формирует на своем выходе значения в диапазоне от 0 до 2ⁿ + 2^k–1 = 19, а первый компаратор соответственно ограничивает диапазон изменения выходных значений третьего счетчика. Если выходное значение третьего двоичного счетчика меньше величины 2ⁿ + 2^k–1 = 19, то на выходе первого компаратора формируется единичный сигнал, служащий сигналом разрешения счета третьего двоичного счетчика. В противном случае на выходе первого компаратора формируется нулевой сигнал. Третий инвертор инвертирует сигнал с выхода третьего компаратора. При нулевом сигнале на выходе первого компаратора выходной сигнал третьего инвертора равен единице. Когда выходной сигнал третьего инвертора равен единице, приходит сброс третьего двоичного счетчика в нулевое значение, после чего процесс счета возобновляется.

Второй компаратор сравнивает выходное значение третьего двоичного счетчика с константой Т_N–1 = 15. Третий компаратор сравнивает выходное значение третьего двоичного счетчика с константой Т_N + Т_К= 20. Элемент И объединяет результаты сравнения второго и третьего компараторов. Если выходное значение третьего двоичного счетчика больше величины Т_N–1 = 15 и при этом меньше величины Т_N + Т_К = 20, то на нулевой информационный вход третьего мультиплексора подается единичный сигнал, иначе подается сигнал равный нулю, и выходной частотно – импульсный поток преобразователя становится выходным потоком первого двоичного умножителя. Когда же сигнал на нулевом информационном входе третьего мультиплексора равен единице, выходной частотно – импульсный поток преобразователя становится выходным частотно – импульсным потоком второго двоичного умножителя. Таким образом, выходная последовательность импульсов F_вых преобразователя характеризуется частотой

.

При этом применение цифровой коррекции позволяет снизить аддитивную и мультипликативную составляющие погрешности преобразования.

Недостатком прототипа является сложность организации внешней коррекции.

Задачей, на решение которой направлено заявляемое изобретение, является упрощение устройства за счет организации внутренней компенсирующей обратной связи при формировании выходного импульсного потока.

Техническим результатом является упрощение устройства преобразования кода в частоту с автоматической компенсацией без коррекции.

Указанный технический результат достигается за счет того, что в преобразователь кода в частоту, содержащий вход опорной частоты F₀ , выход F_вых. преобразователя, входную шину N_G, двоичные умножители с цифровыми входами N_п и N_к, при этом каждый двоичный умножитель и состоит из первого и второго двоичных счетчиков, и первого и второго мультиплексоров соответственно, а выходы разрядов первого и второго двоичных счетчиков соединены с соответствующими адресными входами первого и второго мультиплексоров, информационные входы которых являются соответствующими цифровыми входами N_п и N_к двоичных умножителей, а вход опорной частоты F₀ преобразователя соединен со входами тактирования F первого и второго двоичных умножителей, одновременно являясь входами тактирования первого и второго двоичных счетчиков, а также нулевыми информационными входами первого и второго мультиплексоров соответственно, при этом выходы мультиплексоров F_y1 и F_y2 одновременно являются выходами первого и второго двоичных умножителей соответственно, введены реверсивный двоичный счетчик и вход записи WR, подключенный к соответствующему входу реверсивного счетчика, цифровой вход которого соединен с входной шиной N_G, суммирующий вход – с выходом F_y1 мультиплексора, а вычитающий вход реверсивного счетчика объединен с выходом F_вых преобразователя и с выходом F_y2 мультиплексора, при этом цифровой выход счетчика N_к подключен к цифровому входу второго двоичного умножителя.

Сущность предлагаемого изобретения состоит в создании преобразователя кода в частоту без исходной сложной корректировки с использованием итерационного метода реализации оператора усреднения путем функционального обобщения процесса преобразования кода в частоту, как для цепи прямой связи, так и для цепи обратной связи.

Сущность предлагаемого изобретения поясняется чертежами, где на фиг. 1 изображена функциональная схема предлагаемого преобразователя кода в частоту;

на фиг. 2 показаны примеры тестирования схемы, которое проводилось с использованием VerilogHDL модули устройства, синтезированной с использованием САПР Quartus Prime; при моделировании разрядность устанавливалась равной 8; на фиг.2а показана реакция устройства на воздействие сигнала при декременте, а на фиг.2б – при инкременте значений счетчика СТ2.

Преобразователь кода в частоту (фиг.1), содержащий вход 1 опорной частоты F₀ , выход 2 F _вых преобразователя, входную шину 3 N_G, двоичные умножители 4 и 5 с цифровыми входами 6 N_п и 7 N_к, при этом каждый двоичный умножитель 4 и 5 состоит из первого 8 и второго 9 двоичных счетчиков, и первого 10 и второго 11 мультиплексоров соответственно, а выходы разрядов первого 8 и второго 9 двоичных счетчиков соединены с соответствующими адресными входами первого 10 и второго 11 мультиплексоров, информационные входы которых являются соответствующими цифровыми входами 6 N_п и 7 N_к двоичных умножителей 4 и 5, а вход 1 опорной частоты F₀ преобразователя соединен со входами тактирования F первого 4 и второго 5 двоичных умножителей, которые одновременно являются входами тактирования первого 8 и второго 9 двоичных счетчиков, а также нулевыми информационными входами первого 10 и второго 11 мультиплексоров соответственно, при этом выходы мультиплексоров 10 F_y1 и 11 F_y2 одновременно являются выходами первого 4 и второго 5 двоичных умножителей соответственно.

Кроме того, преобразователь содержит реверсивный двоичный счетчик 12 и вход записи WR 13, подключенный к соответствующему входу реверсивного счетчика 12, цифровой вход которого соединен с входной шиной 3 N_G, суммирующий вход – с выходом первого 4 двоичного умножителя, а вычитающий вход реверсивного счетчика 12 объединен с выходом 2 F _вых преобразователя и с выходом второго 5 двоичного умножителя, при этом цифровой выход счетчика 12 N_к подключен к цифровому входу 7 второго двоичного умножителя 5.

Устройство работает следующим образом.

На вход 1 преобразователя поступает импульсная последовательность с опорной частотой F₀. По сигналу на вход WR 13 происходит запись кода N_G с входной шины 3 в реверсивный счетчик 12.

Пусть число разрядов двоичных умножителей 4 и 5 равно n, а двоичные счетчики 8 и 9 находятся в нулевом состоянии. Под воздействием опорной частоты F₀ двоичные счетчики могут изменять свои выходные значения.

Таким образом, на цифровые входы первого 6 и второго 7 двоичных умножителей 4 и 5 подаются коды a₁, а_2, а₃, …_, a_n и b₁, b₂, b₃, …, b_n соответственно. Двоичные счетчики первый 8 и второй 9 последовательно во времени формируют на своих выходах значения в диапазоне от 0 до 2ⁿ–1, которые являются адресными входами первого 10 и второго 11 мультиплексоров соответственно.

Так для примера, при выходных значениях первого 8 двоичного счетчика равных «0», «2», «4», «6», «8», «10», «12» или «14», в выходную неравномерную последовательность импульсов F_y1 вставится импульс опорной частоты F₀ преобразователя, если a₁ = 1. При входном значении первого 8 двоичного счетчика, равном «1», «5», «9» или «13», в выходную неравномерную последовательность импульсов F_y1 вставится импульс, если а₂ = 1. При выходном значении первого 8 двоичного счетчика, равном «3» или «11», в выходную неравномерную последовательность импульсов F_y1 вставится импульс, если а₃ = 1. При выходном значении первого 8 двоичного счетчика, равном «7», в выходную неравномерную последовательность импульсов F_y1 вставится импульс, если а₄ = 1. Выходная последовательность импульсов F_y1 на выходе первого 4 двоичного умножителя характеризуется частотой

,

где i – номер разряда преобразуемого кода N_п.

Выходные значения второго 9 двоичного счетчика являются адресными входами второго 11 мультиплексора. Так для примера, при выходном значении второго 9 двоичного счетчика, равном «0», «2», «4», «6», «8», «10», «12» или «14», в выходную неравномерную последовательность импульсов F_y2 вставится импульс опорной частоты F₀ преобразователя, если b₁ = 1. При выходном значении второго 9 двоичного счетчика, равном «1», «5», «9» или «13», в выходную неравномерную последовательность импульсов F_y2 вставится импульс, если b₂ = 1.

Далее аналогично первому 4 двоичному умножителю выходная последовательность импульсов F_y2 на выходе второго 5 двоичного умножителя характеризуется частотой

,

где j – номер разряда компенсирующего кода N_к.

Выходной частотно – импульсный поток второго 5 двоичного умножителя становится частотно – импульсным выходом 2 преобразователя.

Таким образом, выходная последовательность импульсов F_вых преобразователя характеризуется частотой

.

В основу работы преобразователя положен принцип автоматической компенсации частотно-импульсных последовательностей, реализуемый с помощью отрицательной обратной связи, а в качестве схемы сравнения, вырабатывающей сигнал рассогласования в контуре обратной связи, используется реверсивный счетчик, с помощью которого осуществляется вычитание частот и интегрирование полученной разности с выдачей результата в виде двоичного кода для управления двоичным умножителем, вырабатывающим выходную частоту.

Условием динамического равновесия преобразователя является равенство приращений кодов суммирующей и вычитающей цепей в реверсивном счетчике ΔN₊ = ΔN_-.

В результате средние значения частот последовательностей импульсов F_y1 и F_y2 за цикл Т_ц интервала неравномерности равны между собой F_y1 = F_y2, и не требуется организация внешней коррекции

.

На временной диаграмме (фиг. 2а) показана реакция устройства на воздействие сигнала WR при G=64, A=32. В момент 180 нс в счетчик загружается число 64, которое постепенно декрементируется до значения 31, после чего усредненное за период работы устройства значение кода на счетчике составляет 32. В начале работы интенсивность импульсов на выходе устройства (на выходе второго двоичного умножителя 5, на диаграмме сигнал F_11) соответствует среднему значению 64, постепенно снижаясь до значения 31/32.

На фиг. 2б показана реакция устройства на воздействие сигнала WR при G=32, A=64. В момент 180 нс в счетчик загружается число 32, которое постепенно инкрементируется до значения 61, после чего усредненное за период работы устройства значение кода на счетчике составляет 61/62. В начале работы интенсивность импульсов на выходе устройства (на выходе второго двоичного умножителя 5, на диаграмме сигнал F_11) соответствует среднему значению 32, постепенно снижаясь до значения 61/62.

Предлагаемый преобразователь в сравнении с прототипом является более простым устройством – в отличительной части содержит только один реверсивный счетчик и вход записи WR, в то время как в прототипе в отличительную часть входят двоичный счетчик, три инвертора, три компаратора, мультиплексор, элемент И, две входные шины.

Настоящее техническое решение относится к области вычислительной техники. Техническим результатом является упрощение устройства преобразования кода в частоту с автоматической компенсацией без коррекции. Технический результат достигается за счёт того, что преобразователь кода в частоту содержит вход 1 опорной частоты F₀, выход 2 F _вых преобразователя, входную шину 3 N_G, двоичные умножители 4 и 5 с цифровыми входами 6 N_п и 7 N_к, при этом каждый двоичный умножитель 4 и 5 состоит из первого 8 и второго 9 двоичных счетчиков и первого 10 и второго 11 мультиплексоров соответственно. Также преобразователь содержит реверсивный двоичный счетчик 12 и вход записи WR 13, подключенный к соответствующему входу реверсивного счетчика 12, цифровой вход которого соединен с входной шиной 3 N_G, суммирующий вход – с выходом первого 4 двоичного умножителя, а вычитающий вход реверсивного счетчика 12 объединен с выходом 2 F _вых преобразователя и с выходом второго 5 двоичного умножителя, при этом цифровой выход счетчика 12 N_к подключен к цифровому входу 7 второго двоичного умножителя 5. 3 ил.

Преобразователь кода в частоту, содержащий вход опорной частоты, выход преобразователя, входную шину и два двоичных умножителя с цифровыми входами, при этом каждый двоичный умножитель состоит из первого и второго двоичного счетчика и первого и второго мультиплексора соответственно, а выходы разрядов первого и второго двоичных счетчиков соединены с соответствующими адресными входами первого и второго мультиплексоров, информационные входы которых являются соответствующими цифровыми входами двоичных умножителей, а вход опорной частоты преобразователя соединен со входами тактирования первого и второго двоичных умножителей, которые одновременно являются входами тактирования первого и второго двоичных счетчиков, а также нулевыми информационными входами первого и второго мультиплексоров соответственно, при этом выходы мультиплексоров одновременно являются выходами первого и второго двоичных умножителей соответственно, отличающийся тем, что преобразователь дополнительно содержит реверсивный двоичный счетчик и вход записи, подключенный к соответствующему входу реверсивного счетчика, цифровой вход которого соединен с входной шиной, суммирующий вход – с выходом первого двоичного умножителя, а вычитающий вход реверсивного счетчика объединен с выходом преобразователя и с выходом второго двоичного умножителя, при этом цифровой выход счетчика подключен к цифровому входу второго двоичного умножителя.