СПОСОБ УПРАВЛЕНИЯ, ПОЛУПРОВОДНИКОВОЕ ЗУ И ЭЛЕКТРОННОЕ УСТРОЙСТВО Российский патент 2024 года по МПК G11C29/12 

ПЕРЕКРЕСТНАЯ ССЫЛКА НА РОДСТВЕННУЮ ЗАЯВКУ

[0001] Настоящая заявка представлена на основании заявки на патент Китая № 202210307306.6 и испрашивает приоритет по этой заявке, поданной 25 марта 2022 и поименованной "СПОСОБ УПРАВЛЕНИЯ, ПОЛУПРОВОДНИКОВОЕ ЗУ, И ЭЛЕКТРОННОЕ УСТРОЙСТВО", раскрытие которой посредством ссылки полностью включено в настоящий документ.

ОБЛАСТЬ ТЕХНИКИ

[0002] Настоящее раскрытие относится к области техники полупроводниковых ЗУ, в частности способу управления, полупроводниковому ЗУ и электронному устройству.

УРОВЕНЬ ТЕХНИКИ

[0003] Динамическая память произвольного доступа (Dynamic Random Access Memory, DRAM) является полупроводниковым запоминающим устройством, обычно используемым в компьютерах, по меньшей мере имеющих штырек для данных и штырек для маски данных (Data Mask Pin, DM). В настоящем документе штырек для данных имеет двойные функции записи данных и считывания данных, а штырек для маски данных DM выполнен с возможностью приема сигнала входной маски данных записи и экранирования от ненужных входных данных во время операции записи, и поддерживает только функцию записи данных. В пятом выпуске спецификации памяти (альтернативно называемом 5-ое синхронное динамическое ЗУПВ с удвоенной скоростью передачи данных (5th Double Data Rate SDRAM) (DDR5)) в некоторых тестовых режимах необходимо проверять импеданс штырька для маски данных (DM) или штырька для данных.

РАСКРЫТИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯ

[0004] В настоящем раскрытии предложен способ управления, полупроводниковое запоминающее устройство и электронное устройство, а также определен способ управления импедансом для штырька для маски данных (DM) в заданном тестовом режиме для проверки импеданса штырька для маски данных (DM) в заданном тестовом режиме и для предотвращения ошибок обработки данных схемой.

[0005] В первом аспекте настоящего раскрытия представлен способ управления, применяемый к полупроводниковому запоминающему устройству. Полупроводниковое запоминающее устройство может включать в себя штырек для маски данных (DM), а штырек для маски данных (DM) может быть выполнен с возможностью приема сигнала входной маски данных записи. Способ может включать следующие операции.

[0006] В ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, когда четвертый операнд (OP) в первом регистре модели (Model Register, MR) находится в первом состоянии, импедансом штырька для маски данных (DM) управляют как первым значением согласно третьему операнду (OP) в третьем регистре режима работы (MR); или когда четвертый операнд (OP) в первом регистре режима работы (MR) находится во втором состоянии, импедансом штырька для маски данных (DM) управляют как вторым значением.

[0007] В настоящем документе четвертый операнд (OP) выполнен с возможностью указания того, следует ли задействовать штырек для маски данных (DM), а третий операнд (OP) выполнен с возможностью указания того, является ли штырек для маски данных (DM) тестовым объектом в заданном тестовом режиме.

[0008] Во втором аспекте настоящего раскрытия обеспечено полупроводниковое запоминающее устройство. Полупроводниковое запоминающее устройство может включать в себя штырек для маски данных (DM), первый регистр режима работы (MR), третий регистр режима работы (MR) и первую схему формирователя. Первая схема формирователя соединена с первым регистром режима работы (MR), третьим регистром режима работы (MR) и штырьком для маски данных (DM) соответственно.

[0009] Штырек для маски данных (DM) может быть выполнен с возможностью приема сигнала входной маски данных записи.

[0010] Первая схема формирователя может быть выполнена с возможностью: управления импедансом штырька для маски данных (DM) как первым значением в соответствии с третьим операндом (OP) в третьем регистре режима работы (MR), в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, когда четвертый операнд (OP) в первом регистре режима работы (MR) находится в первом состоянии; или управления импедансом штырька для маски данных (DM) как вторым значением, когда четвертый опреанд (OP) в первом регистре режима работы (MR) находится во втором состоянии.

[0011] В настоящем документе четвертый операнд (OP) выполнен с возможностью указания того, следует ли задействовать штырек для маски данных (DM), а третий опреанд (OP) выполнен с возможностью указания того, является ли штырек для маски данных (DM) тестовым объектом в заданном тестовом режиме.

[0012] В третьем аспекте настоящего раскрытия обеспечено электронное устройство, которое может включать в себя полупроводниковое запоминающее устройство, описанное во втором аспекте.

[0013] Варианты реализации настоящего раскрытия обеспечивают способ управления, полупроводниковое запоминающее устройство и электронное устройство. Стратегия управления импедансом штырька для маски данных (DM) в заданном тестовом режиме обеспечена таким образом, что в заданном тестовом режиме может быть задан импеданс штырька для маски данных (DM). Кроме того, определяется связь между управляющим сигналом, выполненным с возможностью управления тем, следует ли задействовать штырек для маски данных (DM) в DDR5, и управляющим сигналом, выполненным с возможностью проверки того, является ли штырек для маски данных (DM) объектом испытания в пакетном тестовом режиме формирователя выходного сигнала (Package Output Driver Test Mode (PODTM)). Импеданс штырька длямаски данных (DM) может быть протестирован в заданном тестовом режиме, чтобы предотвратить ошибки обработки данных схемой.

КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ

[0014] На ФИГ. 1 представлена схематическая блок-схема способа управления согласно одному варианту реализации настоящего раскрытия.

[0015] На ФИГ. 2 представлена схематическая блок-схема еще одного способа управления согласно одному варианту реализации настоящего раскрытия.

[0016] На ФИГ. 3 представлена принципиальная схема структуры полупроводникового запоминающего устройства согласно одному варианту реализации настоящего раскрытия.

[0017] На ФИГ. 4 представлена принципиальная схема структуры еще одного полупроводникового запоминающего устройства согласно одному варианту реализации настоящего раскрытия.

[0018] На ФИГ. 5 представлена принципиальная схема структуры первого декодирующего модуля согласно одному варианту реализации настоящего раскрытия.

[0019] На ФИГ. 6 представлена принципиальная схема структуры первой схемы формирователя согласно одному варианту реализации настоящего раскрытия.

[0020] На ФИГ. 7 представлена первая принципиальная схема подробной структуры первой схемы формирователя согласно одному варианту реализации настоящего раскрытия.

[0021] На ФИГ. 8 представлена вторая принципиальная схема подробной структуры первой схемы формирователя согласно одному варианту реализации настоящего раскрытия.

[0022] На ФИГ. 9 представлена принципиальная схема структуры второй схемы формирователя согласно одному варианту реализации настоящего раскрытия.

[0023] На ФИГ. 10 представлена первая принципиальная схема подробной структуры второй схемы формирователя согласно одному варианту реализации настоящего раскрытия.

[0024] На ФИГ. 11 представлена вторая принципиальная схема подробной структуры второй схемы формирователя согласно одному варианту реализации настоящего раскрытия.

[0025] На ФИГ. 12 представлена принципиальная схема композиционной структуры электрического устройства согласно одному варианту реализации настоящего раскрытия.

ОСУЩЕСТВЛЕНИЕ ИЗОБРЕТЕНИЯ

[0026] Технические решения в вариантах реализации настоящего раскрытия будут ясно и полностью описаны в сочетании с чертежами в вариантах реализации настоящего раскрытия. Следует понимать, что эти конкретные варианты реализации, описанные в настоящем документе, используются только для того, чтобы показать соответствующее раскрытие, но не предназначены для ограничения объема охраны раскрытия. Кроме того, следует отметить, что для простоты описания на чертежах показаны только те части, которые относятся к соответствующему раскрытию.

[0027] Если не указано иное, все технические и научные термины, используемые в настоящем документе, имеют то же самое значение, которое обычно понимается специалистами в данной области техники настоящего раскрытия. Термины, используемые в настоящем документе, используются только с целью описания вариантов реализации настоящего раскрытия и не предназначены для ограничения настоящего раскрытия.

[0028] В следующем описании сделана ссылка на "некоторые варианты реализации", в которых описан поднабор всех возможных вариантов реализации, но следует понимать, что "некоторые варианты реализации" могут быть теми же самыми или различными поднаборами всех возможных вариантов реализации и могут быть объединены друг с другом без конфликта.

[0029] Следует отметить, что термины "первый\второй\третий", включенные в варианты реализации настоящего раскрытия, используются только для различения подобных объектов, и не представляют конкретный порядок объектов. Следует понимать, что конкретный порядок или последовательность "первый\второй\третий" могут быть взаимозаменяемыми при допустимых обстоятельствах, так что варианты реализации раскрытия, описанные в настоящем документе, могут быть осуществлены в порядке, отличающемся от показанного или описанного в настоящем документе.

[0030] Ниже приведены объяснения профессиональных терминов, включенных в варианты реализации настоящего раскрытия, и соответствующая взаимосвязь некоторых терминов:

[0031] Динамическое запоминающее устройство с произвольным доступом (DRAM);

[0032] Синхронное динамическое запоминающее устройство с произвольным доступом (SDRAM);

[0033] SDRAM с удвоенной скоростью передачи данных (DDR);

[0034] Спецификация DDR5 (DDR5 SPEC);

[0035] Штырек для данных (DQ);

[0036] Штырек для маски данных ( (DM));

[0037] Пакетный тестовый режим формирователя выходного сигнала (PODTM);

[0038] Регистр режима работы (MR);

[0039] Операнд (OP);

[0040] Спецификация DDR5 SPEC определяет новый тестовый режим, называемый режимом PODTM, который выполнен с возможностью задействования формирователя выходного сигнала для данного штырька DQ или штырька для маски данных (DM) через главный компьютер после того, как чип будет размещен в корпусе, и одновременно перевода других штырьков DQ или штырьков для масок данных (DM) в состояние завершения операции для того, чтобы проверить, соответствует ли ожиданиям повышающийся импеданс задействованного штырька DQ или штырька для маски данных (DM) в состоянии формирователя выходного сигнала. Однако, поскольку состояние формирователя выходного сигнала для штырька для маски данных (DM) первоначально не задано, режим PODTM может быть не адаптирован для данного штырька для маски данных (DM), и легко возникают ошибки обработки данных схемы.

[0041] На основании этого варианты реализации настоящего раскрытия обеспечивают способ управления. Обеспечена стратегия управления импедансом штырька для маски данных (DM) в заданном тестовом режиме, так что может быть задан импеданс штырька для маски данных (DM) в заданном тестовом режиме. Кроме того, определено отношение между управляющим сигналом, выполненным с возможностью управления тем, задействовать ли данный штырек для маски данных (DM) в DDR5, и управляющим сигналом, выполненным с возможностью управления тем, является ли штырек для маски данных (DM) объектом испытания в режиме PODTM. Импеданс штырька для маски данных (DM) может быть протестирован в заданном тестовом режиме, чтобы предотвратить ошибки обработки данных схемой.

[0042] Варианты реализации настоящего раскрытия будут подробно описаны ниже со ссылкой на сопроводительные чертежи.

[0043] В одном варианте реализации настоящего раскрытия обеспечен способ управления, который может включать в себя следующее: в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, когда в качестве объекта испытания выбран штырек для маски данных (DM), импедансом штырька для маски данных (DM) управляют как первым параметром импеданса, через первый регистр режима работы (MR); или когда штырек для маски данных (DM) не является объектом испытания, импедансом штырька для маски данных (DM) управляют как вторым параметром импеданса, через второй регистр режима работы (MR).

[0044] Следует отметить, что этот способ управления применяют к полупроводниковому запоминающему устройству. Полупроводниковое запоминающее устройство включает в себя штырек для маски данных (DM) и по меньшей мере один штырек DQ. В настоящем документе штырек DQ выполнен с возможностью приема или выдачи данных и имеет функцию записи или функцию считывания, а также имеет состояние завершения и состояние формирователя выходного сигнала. Штырек для маски данных (DM) выполнен с возможностью приема сигнала входной маски данных записи и имеет только функцию записи, а также имеет состояние завершения.

[0045] В данном варианте реализации настоящего раскрытия заданный тестовый режим относится к режиму PODTM, введенному в DDR5, при этом данный режим PODTM выполнен с возможностью испытания импеданса штырька для маски данных (DM) или по меньшей мере одного штырька DQ после монтажа кристалла в корпус. Более конкретно, режим PODTM предоставляет возможность главному компьютеру проверять повышающийся импеданс штырька для маски данных (DM) или штырька DQ.

[0046] Когда штырек для маски данных (DM) выбран в качестве тестового объекта в режиме PODTM, первому регистру режима работы (MR) разрешают управлять импедансом штырька для маски данных (DM) как первым параметром импеданса. В данном случае, поскольку первый регистр режима работы (MR) выполнен с возможностью указания повышающегося импеданса штырька DQ в состоянии формирователя выходного сигнала, главный компьютер может проверять повышающийся импеданс, относящийся к выходному усилению для штырька для маски данных (DM), и нет никакой необходимости задавать состояние формирователя выходного сигнала для штырька для маски данных (DM).

[0047] Когда штырек для маски данных (DM) не является тестовым объектом в режиме PODTM, второму регистру режима работы (MR) разрешают управлять импедансом штырька для маски данных (DM) как вторым параметром импеданса. В данном случае, поскольку второй регистр режима работы (MR) выполнен с возможностью указания импеданса в состоянии завершения, влияние штырька для маски данных (DM) на результат испытаний выбранного объекта испытания может быть устранено.

[0048] Таким образом, когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме, первому регистру режима работы (MR) и второму регистру режима работы (MR) разрешено непосредственное задание импеданса штырька для маски данных (DM). Для штырька для маски данных (DM) нет необходимости дополнительно задавать состояние формирователя выходного сигнала и связанной с ним схемы управления для заданного тестового режима, чтобы гарантировать, что указанный заданный тестовый режим адаптирован к данному штырьку для маски данных (DM). Импеданс штырька для маски данных (DM) может быть проверен в заданном тестовом режиме, чтобы предотвратить ошибки обработки данных схемы.

[0049] В некоторых вариантах реализации способ дополнительно включает в себя следующее: в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, когда штырек DQ выбран в качестве объекта испытания, импедансом штырька DQ управляют как первым параметром импеданса, через первый регистр режима работы (MR); или когда штырек DQ не является объектом испытания, импедансом штырька DQ управляют как вторым параметром импеданса, через второй регистр режима работы (MR).

[0050] Таким образом, когда штырек DQ выбран в качестве объекта испытания в режиме PODTM, повышающимся импедансом формирователя выходного сигнала для штырька DQ управляют через первый регистр режима работы (MR) таким образом, чтобы получить результат испытаний штырька DQ. Когда штырек DQ не выбран в качестве объекта испытания в режиме PODTM, штырьком DQ управляют таким образом, чтобы перевести его в состояние завершения, через второй регистр режима работы (MR) и, таким образом, чтобы избежать влияния штырька DQ на результат испытаний выбранного тестового объекта.

[0051] В некоторых вариантах реализации через третий регистр режима работы (MR) определяют, что полупроводниковое запоминающее устройство входит в заданный тестовый режим и выбирают тестовый объект; или через третий регистр режима работы (MR) определяют, что полупроводниковое запоминающее устройство не входит в заданный тестовый режим.

[0052] Следует понимать, что каждый регистр режима работы (MR) имеет несколько битов операнда (OP) для обеспечения соответствующих функций управления. В данном варианте реализации настоящего раскрытия операнд (OP), относящийся к варианту реализации настоящего раскрытия в первом регистре режима работы (MR), называется первым операндом (OP), операнд (OP), относящийся к варианту реализации настоящего раскрытия во втором регистре режима работы (MR), называется вторым операндом (OP), и операнд (OP), относящийся к варианту реализации настоящего раскрытия в третьем регистре режима работы (MR), называется третьим операндом (OP).

[0053] Таким образом, в данном варианте реализации настоящего раскрытия определено через третий OP в третьем регистре режима работы (MR), входит ли полупроводниковое запоминающее устройство в режим PODTM, и в случае входа в режим PODTM тестовый объект выбран из штырька для маски данных (DM) и по меньшей мере одного DQ. Затем импедансом выбранного объекта испытания управляют как первым параметром импеданса (по существу повышающегося импеданса формирователя выходного сигнала), через первый операнд (OP) в первом регистре режима работы (MR), а импедансом невыбранного штырька управляют как вторым параметром импеданса (по существу импеданса завершения), через второй операнд (OP) во втором регистре режима работы (MR) таким образом, чтобы получить результат тестов импеданса для тестового объекта . Штырек для маски данных (DM) не должен вносить свой вклад в задание состояния формирователя выходного сигнала и относящейся к нему схемы управления для заданного тестового режима, чтобы гарантировать, что заданный тестовый режим адаптирован к штырьку для маски данных (DM). Импеданс штырька для маски данных (DM) может быть проверен в заданном тестовом режиме, чтобы предотвратить ошибки обработки данных схемы.

[0054] В некоторых вариантах реализации стандартный номер первого регистра режима работы (MR) равен 5, а первым операндом (OP) является операнд (OP) от второго бита до первого бита, сохраненных в первом регистре режима работы (MR), представленный как MR5 OP[2:1]. Стандартный номер второго регистра режима работы (MR) равен 34, а вторым операндом (OP) является операнд (OP) от второго бита до 0-ого бита, сохраненных во втором регистре режима работы (MR), представленный как MR34 OP[2:0]. Стандартный номер третьего регистра режима работы (MR) равен 61, а третьим операндом (OP) является операнд (OP) от 4-ого бита до 0-ого бита, сохраненных в третьем регистре режима работы (MR), представленный как MR61 OP[4:0]. В данном случае стандартный номер относится к порядковому номеру регистра режима работы (MR) в DDR5.

[0055] Третий операнд MR61 OP[4:0], первый операнд MR5 OP[2:1] и второй операнд MR34 OP[2:0] конкретно описаны ниже в сочетании с Таблицами 1-3.

[0056] Как показано в Таблице 1, операнд MR61 OP[4:0] выполнен с возможностью определения того, следует ли войти в режим PODTM, и определения выбранного штырька . Следует понимать, что количества битов для маски данных (DM) и данных DQ являются различными для полупроводниковых запоминающих устройств с различными битами. Для 4-битовой памяти (X4) имеется один штырек для маски данных (DM) с низкоуровневыми битами (представленный как DML) и четыре штырька DQ с низкоуровневыми битами (соответственно называемых DQL0-DQL3). Для 8-битовой памяти (X8) имеется один штырек для маски данных (DM) с низкоуровневыми битами (представленный как DML) и восемь штырьков DQ с низкоуровневыми битами (соответственно называемых DQL0-DQL7). Для 16-битовой памяти (X16) имеется один штырек для маски данных (DM) с низкоуровневыми битами (представлен как DML), один штырек для маски данных (DM) с высоко-уровневыми битами (представленный как DMU), восемь штырьков DQ с низкоуровневыми битами (соответственно называемых DQL0-DQL8) и восемь штырьков DQ с высоко-уровневыми битами (соответственно называемых DQU0-DQU8).

[0057] Если операнд MR61 OP[4:0]=00000_B, это означает, что полупроводниковое запоминающее устройство не находится в режиме PODTM. Если значение операнда MR61 OP[4:0] является каким-либо сочетанием кроме 00000B в Таблице 1, это означает, что полупроводниковое запоминающее устройство находится в режиме PODTM. В частности, если MR61 OP[4:0]=00001_B, это означает, что тестовым объектом является штырек DML. Если MR61 OP[4:0]=00010_B, это означает, что тестовым объектом является штырек DMU (справедливо только для 16-битовой памяти). Если MR61 OP[4:0]=10000_B, это означает, что тестовым объектом является 0-битовый штырек для данных DQL0. Другие могут быть понятны по аналогии и не будут объяснены по отдельности.

Таблица 1 Биты регистра режима работы (MR) и операнда (OP) Функция Описание параметра MR61 OP[4:0] Пакетный тестовый режим формирователя выходного сигнала 00000_B: Пакетный тест отменен (По умолчанию)
00001_B: Пакетный тест DML
00010_B: Пакетный тест DMU (только X16)
10000_B: Пакетный тест DQL0
10001_B: Пакетный тест DQL1
10010_B: Пакетный тест DQL2
10011_B: Пакетный тест DQL3
10100_B: Пакетный тест DQL4 (только X8 и X16)
10101_B: Пакетный тест DQL5 (только X8 и X16)
10110_B: Пакетный тест DQL6 (только X8 и X16)
10111_B: Пакетный тест DQL7 (только X8 и X16)
11000_B: Пакетный тест DQU0 (только X16)
11001_B: Пакетный тест DQU1 (только X16)
11010_B: Пакетный тест DQU2 (только X16)
11011_B: Пакетный тест DQU3 (только X16)
11100_B: Пакетный тест DQU4 (только X16)
11101_B: Пакетный тест DQU5 (только X16)
11110_B: Пакетный тест DQU6 (только X16)
11111_B: Пакетный тест DQU7 (только X16)

[0058] Как показано в Таблице 2, операнд MR5 OP[2:1] выполнен с возможностью определения повышающегося импеданса формирователя выходного сигнала для штырька DQ, так что импедансом выбранного штырька управляют как первым параметром импеданса, через операнд MR5 OP[2:1] в режиме PODTM.

[0059] Если MR5 OP[2:1]=00_B, это означает, что повышающийся импеданс входного усилителя должен составлять RZQ/7, т.е. 34 Ом. Если MR5 OP[2:1]=01_B, это означает, что повышающийся импеданс входного усилителя должен составлять RZQ/6, т.е. 40 Ом. Если MR5 OP[2:1]=10_B, это означает, что повышающийся импеданс входного усилителя должен составлять RZQ/5, т.е. 48 Ом. В данном случае RZQ представляет собой стандартное значение активного сопротивления, т.е. 240 Ом.

Таблица 2 Биты регистра режима работы (MR) и операнда (OP) Функция Описание параметра MR5 OP[2:1] Повышающийся импеданс формирователя выходного сигнала 00_B: RZQ/7 (34)
01_B: RZQ/6 (40)

[0060] Как показано в Таблице 3, операнд MR34 OP[2:0] выполнен с возможностью определения импеданса (RTT_PARK) завершения штырька DQ или штырька для маски данных (DM), так что импедансом невыбранного штырька управляют как вторым параметром импеданса, через операнд MR34 OP[2:0] в режиме PODTM.

[0061] Если MR5 OP[2:0]=001_B, это означает, что импеданс завершения составляет RZQ, т.е. 240 Ом. Если MR5 OP[2:0]=010_B, это означает, что импеданс завершения составляет RZQ/2, т.е. 120 Ом. Другие операнды могут быть понятны по аналогии и не будут объяснены по отдельности.

Таблица 3 Биты регистра режима работы (MR) и операнда (OP) Функция Описание параметра MR34 OP[2:0] RTT_PARK 000_B: RTT_OFF по умолчанию
001_B: RZQ (240)
010_B: RZQ/2 (120)
011_B: RZQ/3 (80)
100_B: RZQ/4 (60)
101_B: RZQ/5 (48)
110_B: RZQ/6 (40)
111_B: RZQ/7 (34)

[0062] Кроме того, необъясненные части в Таблицах 1-3 могут быть понятны со ссылкой на Спецификацию DDR5.

[0063] Как может быть видно из представленного выше, когда ЗУ DRAM находится в режиме PODTM, главному компьютеру разрешено независимо включать схему формирователя выходного сигнала одиночного штырька в ЗУ DRAM и управлять другими штырьками таким образом, чтобы они были в состоянии завершения одновременно, чтобы выполнить тестирование характеристик размещенного в корпусе ЗУ DRAM. Для задействования режима PODTM главный компьютер выбирает штырек для маски данных (DM) или штырек DQ в качестве целевого объекта испытания путем задания операнда MR61:OP[4:0], при этом главный компьютер также управляет повышающимся значением импеданса схемы формирователя выходного сигнала целевого объекта испытания таким образом, чтоб это значение составляло 34 Ом, путем задания MR5 OP[2:1]=00_B. В то же время, состояние импеданса остальных штырьков для маски данных (DM) или штырьков данных DQ в ЗУ DRAM задано как RTT_PARK посредством операнда MR34 OP[2:0]. Следует отметить, что задействование или незадействование штырька для маски данных (DM) определяется операндом MR5 OP[5]. Кроме того, если в качестве целевого объекта испытания в режиме PODTM выбран штырек для маски данных (DM), ЗУ DRAM может задавать импеданс для штырька для маски данных (DM) в соответствии с операндом MR5 OP[2:1].

[0064] В некоторых вариантах реализации в случае определения того, полупроводниковое запоминающее устройство введено в заданный тестовый режим, способ дополнительно включает следующие операции.

[0065] Первый операнд (OP) сохраняют в первом регистре режима работы (MR), второй операнд (OP) сохраняют во втором регистре режима работы (MR), и третий операнд (OP) сохраняют в третьем регистре режима работы (MR).

[0066] Выполняют обработку декодированием в отношении третьего операнда для получения первого сигнала флага тестирования и по меньшей мере одного второго сигнала флага тестирования. В настоящем документе первый сигнал флага тестирования указывает на то, является ли штырек для маски данных (DM) тестовым объектом, а второй сигнал флага тестирования указывает на то, является ли штырек DQ тестовым объектом.

[0067] Выбирают один из первого и второго операндов (OP) для управления импедансом штырька для маски данных (DM) согласно первому сигналу флага тестирования.

[0068] Следует отметить, что первый сигнал флага тестирования представляет собой внутренний сигнал флага, введенный для штырька для маски данных (DM), чтобы указать, является ли штырек для маски данных (DM) объектом испытания в режиме PODTM. Второй сигнал флага тестирования представляет собой внутренний сигнал флага, введенный для штырька для данных DQ, чтобы указать, является ли штырек DQ объектом испытания в режиме PODTM. Как первый сигнал флага тестирования, так и второй сигнал флага тестирования получены декодированием в соответствии с операндом MR61 OP[4:0], показанным подробно в Таблице 1, приведенной выше.

[0069] Для реализации представленного выше механизма ниже для примера приведен конкретный способ обработки сигнала.

[0070] В некоторых вариантах реализации в отношении штырька для маски данных (DM) способ дополнительно включает следующие операции.

[0071] Определяют первый сигнал управления нетестовым состоянием и второй сигнал управления импедансом.

[0072] В ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, определяют первый сигнал управления импедансом на основании одного из первого операнда (OP) и второго операнда (OP) в соответствии с первым сигналом флага тестирования. Альтернативно в ответ на то, что полупроводниковое запоминающее устройство не находится в заданном тестовом режиме, определяют первый сигнал управления импедансом на основании первого сигнала управления нетестовым состоянием.

[0073] Выбирают один из первого сигнала управления импедансом и второго сигнала управления импедансом для управления импедансом штырька для маски данных (DM) в соответствии с рабочим состоянием полупроводникового запоминающего устройства.

[0074] Следует отметить, что хотя функции штырька для маски данных (DM) и штырька для данных DQ являются различными, штырек для маски данных (DM) и штырек DQ имеют подобные принципы управления сигналами и структуры схем для удобства промышленного изготовления. В частности, каждый штырек может рассматриваться как имеющий атрибут, относящийся к считыванию, и атрибут, относящийся к записи, а конечным импедансом каждого штырька управляет действующий сигнал в сигнале, соответствующем атрибуту, относящемуся к считыванию, и сигнале, соответствующем атрибуту, относящемуся к считыванию. Таким образом, каждый штырек соответственно поддерживает функцию считывания и функцию записи согласно различным сценариям работы (хотя функция считывания штырька для маски данных (DM) не задействована).

[0075] В одном случае первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька для маски данных (DM) в состоянии, отличающемся от заданного тестового состояния, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька DQ в состоянии формирователя выходного сигнала. В данном случае импеданс штырька для маски данных (DM) в состоянии, отличающемся от заданного тестового состояния, может включать в себя импеданс при нормальной записи и импеданс в отсутствие считывания и записи, каждый из которых относится к атрибуту, относящемуся к записи.

[0076] В данный момент первый сигнал управления нетестовым состоянием может быть понят как сигнал, соответствующий атрибуту, относящемуся к записи, а второй сигнал управления импедансом может быть понят как сигнал, соответствующий атрибуту относящемуся к считыванию. Таким образом, в режиме PODTM первый сигнал управления импедансом, соответствующий режиму PODTM, определяется в соответствии с одним из первого операнда (OP) или второго операнда (OP); или в отсутствие режима PODTM первый сигнал управления импедансом, соответствующий атрибуту, относящемуся к записи, определяется в соответствии с первым сигналом управления нетестовым состоянием. Затем, в соответствии с рабочим состоянием полупроводникового запоминающего устройства импедансом штырька для маски данных (DM) управляют с использованием режима PODTM или первого сигнала управления импедансом, соответствующего атрибуту, относящемуся к записи, или второго сигнала управления импедансом, соответствующего атрибуту, относящемуся к считыванию. Первый калибровочный сигнал выполнен с возможностью калибровки стандартного значения активного сопротивления в соответствии со следующим описанием. Таким образом, путем объединения стратегии управления сигналом штырька для маски данных (DM) в режиме PODTM со стратегией управления сигналом атрибута, относящегося к записи, реализовано управление импедансом в режиме PODTM.

[0077] В частности, рабочие состояния полупроводникового запоминающего устройства могут включать в себя состояние записи, состояние считывания, состояние отсутствия считывания, состояние отсутствия записи и заданный тестовый режим (PODTM). В настоящем документе (1), когда полупроводниковое запоминающее устройство находится в состоянии записи или состоянии отсутствия считывания и состоянии отсутствия записи, или заданном тестовом режиме, импедансом штырька для маски данных (DM) управляют с использованием первого сигнала управления импедансом. (2), когда полупроводниковое ЗУ находится в состоянии считывания, импедансом штырька для маски данных (DM) управляют с использованием второго сигнала управления импедансом.

[0078] В другом случае первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька DQ в состоянии формирователя выходного сигнала, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька для маски данных (DM) в состоянии, отличающемся от заданного тестового состояния.

[0079] В данный момент первый сигнал управления нетестовым состоянием может рассматриваться как сигнал, соответствующий атрибуту, относящемуся к считыванию, а второй сигнал управления импедансом может рассматриваться как сигнал, соответствующий атрибуту, относящемуся к записи. Таким образом, в режиме PODTM первый сигнал управления импедансом, соответствующий режиму PODTM, определяется в соответствии с одним из первого операнда (OP) или второго операнда (OP). Или в отсутствие режима PODTM первый сигнал управления импедансом, соответствующий атрибуту, относящемуся к считыванию, определяется в соответствии с первым сигналом управления нетестовым состоянием. Затем, в соответствии с рабочим состоянием полупроводникового запоминающего устройства импедансом штырька для маски данных (DM) управляют с использованием режима PODTM или первого сигнала управления импедансом, соответствующего атрибуту, относящемуся к считыванию, или второго сигнала управления импедансом, соответствующего атрибуту, относящемуся к записи. Таким образом, путем объединения стратегии управления сигналом штырька для маски данных (DM) в режиме PODTM со стратегией управления сигналом атрибута, относящегося к считыванию, реализовано управление импедансом в режиме PODTM.

[0080] В частности, рабочие состояния полупроводникового запоминающего устройства могут включать в себя состояние записи, состояние считывания, состояние отсутствия считывания и состояние отсутствия записи, а также заданный тестовый режим (PODTM). В настоящем документе (1), когда полупроводниковое запоминающее устройство находится в состоянии записи или состоянии отсутствия считывания и состоянии отсутствия записи, импедансом штырька для маски данных (DM) управляют с использованием второго сигнала управления импедансом. (2), когда полупроводниковое запоминающее устройство находится в состоянии считывания или заданном тестовом режиме, импедансом штырька для маски данных (DM) управляют с использованием первого сигнала управления импедансом.

[0081] Подобным образом конкретный способ управления сигналом для штырька DQ описан ниже для примера.

[0082] В некоторых вариантах реализации для штырька DQ способ дополнительно включает следующие операции.

[0083] Определяют третий сигнал управления нетестовым состоянием, четвертый сигнал управления импедансом и пятый сигнал управления импедансом.

[0084] В ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, третий сигнал управления импедансом определяют на основании одного из первого OP и второго OP в соответствии со вторым сигналом флага тестирования. Альтернативно в ответ на то, что полупроводниковое запоминающее устройство не находится в заданном тестовом режиме, третий сигнал управления импедансом определяют на основании третьего сигнала управления нетестовым состоянием.

[0085] В соответствии с рабочим состоянием полупроводникового запоминающего устройства для управления импедансом штырька DQ выбирают третий сигнала управления импедансом и пятый сигнал управления импедансом, или для управления импедансом штырька DQ выбирают четвертый сигнал управления импедансом и пятый сигнал управления импедансом.

[0086] Таким образом, в одном случае третий управляющий сигнал нетестового состояния выполнен с возможностью указания импеданса соответствующего штырька DQ в состоянии завершения, а четвертый сигнал управления импедансом и пятый сигнал управления импедансом совместно выполнены с возможностью указания импеданса соответствующего штырька DQ в состоянии формирователя выходного сигнала. Таким образом, путем объединения стратегии управления сигналом штырька DQ в режиме PODTM и стратегии управления сигналом атрибута, относящегося к записи, реализовано управление импедансом в режиме PODTM.

[0087] В частности, рабочие состояния полупроводникового запомин6ающего устройства могут включать в себя состояние записи, состояние считывания, состояние отсутствия считывания и состояние отсутствия записи, а также заданный тестовый режим (PODTM). В настоящем документе, когда полупроводниковое запоминающее устройство находится в состоянии записи или состоянии отсутствия считывания и состоянии отсутствия записи, или заданном тестовом режиме, импедансом штырька DQ управляют с использованием второго сигнала управления импедансом. Когда полупроводниковое запоминающее устройство находится в состоянии считывания, импедансом штырька DQ управляют с использованием четвертого сигнала управления импедансом и пятого сигнала управления импедансом.

[0088] В другом случае третий сигнал управления нетестовым состоянием и пятый сигнал управления импедансом совместно выполнены с возможностью указания импеданса соответствующего штырька DQ в состоянии формирователя выходного сигнала, а четвертый сигнал управления импедансом выполнен с возможностью указания импеданса соответствующего штырька DQ в состоянии завершения. Таким образом, путем объединения стратегии управления сигналом штырька DQ в режиме PODTM со стратегией управления сигналом атрибута, относящегося к считыванию, реализовано управление импедансом в режиме PODTM.

[0089] В частности, рабочие состояния полупроводникового запоминающего устройства могут включать в себя состояние записи, состояние считывания, состояние отсутствия считывания и состояние отсутствия записи, а также заданный тестовый режим (PODTM). В настоящем документе (1), когда полупроводниковое запоминающее устройство находится в состоянии записи или состоянии отсутствия считывания и состоянии отсутствия записи, импедансом штырька DQ управляют с использованием четвертого сигнала управления импедансом и пятого сигнала управления импедансом. (2), когда полупроводниковое запоминающее устройство находится в состоянии считывания или заданном тестовом состоянии, импедансом штырька DQ управляют с использованием третьего сигнала управления импедансом и пятого сигнала управления импедансом.

[0090] Следует понимать, что функция записи охватывает только управление повышающимся импедансом (как импедансом завершения), а функция считывания охватывает управление повышающимся импедансом и понижающимся импедансом одновременно. Поскольку штырек для маски данных (DM) задействует только функцию записи, но не функцию считывания, штырек для маски данных (DM) охватывает только управляющий сигнал повышающегося импеданса, а сигнал управления его понижающегося импеданса будет задан как сигнал с фиксированным уровнем для запрета функции понижения импеданса. Кроме того, поскольку штырек DQ поддерживает функцию записи и функцию считывания одновременно, штырек DQ может охватывать сигнал управления повышающегося импеданса и сигнал управления понижающегося импеданса.

[0091] Таким образом, атрибут, относящийся к считыванию, штырька для маски данных (DM) охватывает только один сигнал (первый сигнал управления нетестовым состоянием или второй сигнал управления импедансом), который выполнен с возможностью управления повышающимся импедансом. Атрибут, относящийся к считыванию, штырька DQ охватывает два сигнала (третий сигнал управления нетестовым состоянием и пятый сигнал управления импедансом, или четвертый сигнал управления импедансом и пятый сигнал управления импедансом), которые соответственно управляют повышающимся импедансом и понижающимся импедансом.

[0092] Варианты реализации настоящего раскрытия обеспечивают способ управления. Когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме, первому регистру режима работы (MR) и второму регистру режима работы (MR), относящимся к штырьку DQ, разрешено непосредственно задавать импеданс штырька для маски данных (DM). Штырек для маски данных (DM) не должен вносить свой вклад в задание состояния формирователя выходного сигнала и относящейся схемы управления для заданного тестового режима, чтобы гарантировать, что заданный тестовый режим адаптирован к штырьку маски данных (DM). Импеданс штырька для маски данных (DM) может быть проверен в заданном тестовом режиме, чтобы предотвратить ошибки обработки данных схемой.

[0093] Дополнительно, для упомянутого выше способа управления после входа в заданный тестовый режим состояние импеданса штырька для маски данных (DM) определено внутренним сигналом флага (первым сигналом флага тестирования). Однако в DDR5 используется сигнал управления задействованием, выполненный с возможностью указания того, задействовать ли штырек для маски данных (DM). Таким образом, сигнал управления задействованием также может управлять состоянием импеданса штырька для маски данных (DM), так что стратегия управления штырьком для маски данных (DM) может быть перепутана, что приведет к ошибки обработки данных схемой. Следует понимать, что поскольку штырек DQ в нормальном рабочем режиме всегда находится в задействованном состоянии и не предполагает управления задействованием или выключением, подобная проблема отсутствует.

[0094] На основании этого, в еще одном варианте реализации настоящего раскрытия со ссылкой на ФИГ. 1 показана блок-схема способа управления согласно одному варианту реализации настоящего раскрытия. Как показано на ФИГ. 1, способ может включать следующие операции.

[0095] На этапе S101 в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, когда четвертый операнд (OP) в первом регистре режима работы (MR) находится в первом состоянии, импедансом штырька для маски данных (DM) управляют как первым значением, в соответствии с третьим операндом (OP) в третьем регистре режима работы (MR); или когда четвертый операнд (OP) в первом регистре режима работы (MR) находится во втором состоянии, импедансом штырька для маски данных (DM) управляют как вторым значением.

[0096] Следует отметить, что способ управления, обеспеченный данным вариантом реализации настоящего раскрытия, применен к упомянутому выше полупроводниковому запоминающему устройству. Полупроводниковое запоминающее устройство включает в себя штырек для маски данных (DM), при этом штырек для маски данных (DM) выполнен с возможностью приема сигнала входной маски данных записи. Заданным тестовым режимом является режим PODTM.

[0097] Следует отметить, что четвертый операнд (OP) выполнен с возможностью указания того, задействовать ли штырек для маски данных (DM), а третий операнд (OP) выполнен с возможностью указания того, является ли штырек для маски данных (DM) тестовым объектом в заданном тестовом режиме.

[0098] Кроме того, первый регистр режима работы (MR) представлен как MR5, третий регистр режима работы (MR) представлен как MR61, а третий операнд (OP) представлен как операнд MR61 OP[4:0], в отношении которого можно ссылаться на представленное выше описание для подробностей. Кроме того, четвертый операнд (OP) относится к 5-ному операнду (OP), сохраненному в первом регистре режима работы (MR), и представлен как операнд MR5 OP[5].

[0099] Таким образом, поскольку как третий операнд (OP), так и четвертый операнд (OP) могут влиять на состояние импеданса штырька для маски данных (DM), для предотвращения ошибок обработки данных схемой предусмотрена следующая стратегия управления импедансом: если четвертый операнд (OP) находится в первом состоянии, импеданс штырька для маски данных (DM) определяется в сочетании с состоянием третьего операнда (OP), а если четвертый (OP) находится во втором состоянии, импеданс штырька для маски данных (DM) определяется непосредственно. Таким образом, импеданс штырька для маски данных (DM) может быть проверен в заданном тестовом режиме, чтобы предотвратить ошибки обработки данных схемой.

[00100] В некоторых вариантах реализации первое состояние указывает на задействование штырька для маски данных (DM). Первое значение включает в себя первый параметр импеданса и второй параметр импеданса. Операция, суть которой состоит в управлении импедансом штырька для маски данных (DM) как первым значением, в соответствии с третьим операндом (OP) в третьем регистре режима работы (MR), может включать следующие операции.

[00101] Если третий операнд (OP) находится в третьем состоянии, импедансом штырька для маски данных (DM) управляют как первым параметром импеданса, в соответствии с первым операндом (OP) в первом регистре режима работы (MR). Третье состояние указывает на то, что штырек для маски данных (DM) является объектом испытания в заданном тестовом режиме. Если третий операнд (OP) находится в четвертом состоянии, импедансом штырька для маски данных (DM) управляют как вторым параметром импеданса в соответствии со вторым операндом (OP) во втором регистре режима работы (MR). Четвертое состояние указывает на то, что штырек для маски данных (DM) не является тестовым объектом в заданном тестовом режиме.

[00102] Следует отметить, что полупроводниковое запоминающее устройство дополнительно включает в себя по меньшей мере один штырек DQ. Штырек DQ выполнен с возможностью приема или выдачи данных, при этом первый операнд (OP) выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька DQ в состоянии формирователя выходного сигнала является первым параметром импеданса, а второй операнд (OP) выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька DQ в состоянии завершения является вторым параметром импеданса, в отношении которого можно ссылаться на представленное выше описание для подробностей.

[00103] В данном случае первый операнд (OP) представлен как операнд MR5 OP[2:1], а второй операнд (OP) представлен как MR34 OP[2:0], в отношении которых можно ссылаться на представленное выше описание для подробностей. Кроме того, в Спецификации DDR5 в случае MR5 OP[5]=1B определено, что четвертый операнд (OP) находится в первом состоянии, т.е. штырек для маски данных (DM) будет задействован.

[00104] Таким образом, когда штырек для маски данных (DM) выбран в качестве объекта испытания в режиме PODTM, первому операнду (OP) разрешено управлять импедансом штырька для маски данных (DM) как первым параметром импеданса. В данном случае, поскольку первый операнд (OP) выполнен с возможностью указания повышающегося импеданса штырька DQ в состоянии формирователя выходного сигнала, главный компьютер может проверить повышающийся импеданс, относящийся к выходному усилению для штырька для маски данных (DM), и нет никакой необходимости в задании состояния формирователя выходного сигнала штырька для маски данных (DM). Когда штырек для маски данных (DM) не является тестовым объектом в режиме PODTM, второму операнду (OP) разрешено управлять импедансом штырька для маски данных (DM) как вторым параметром импеданса. В данном случае, поскольку второй операнд (OP) выполнен с возможностью указания импеданса в состоянии завершения, влияния штырька для маски данных (DM) на результат испытаний выбранного тестового объекта можно избежать.

[00105] В некоторых вариантах реализации второе значение относится к высокому состоянию Hi-Z импеданса. Второе состояние указывает на запрет задействования штырька для маски данных (DM). Как показано на ФИГ. 2, операция, суть которой состоит в том, что импедансом штырька для маски данных (DM) управляют как вторым значением, включает следующую операцию.

[00106] Штырьком для маски данных (DM) управляют таким образом, чтобы он находился в состоянии Hi-Z высокого импеданса, через первый сигнал с фиксированным уровнем.

[00107] Следует отметить, что в Спецификации DDR5 в случае, когда MR5 OP[5]=0B, определено, что четвертый операнд (OP) находится во втором состоянии, т.е. штырек для маски данных (DM) будет не задействован. В данный момент, штырек для маски данных (DM) находится в состоянии Hi-Z высокого импеданса.

[00108] В некоторых вариантах реализации способ дополнительно включает в себя следующие операции.

[00109] На этапе S201 получают первый операнд (OP) и четвертый операнд (OP), сохраняемые в первом регистре режима работы (MR), второй операнд (OP), сохраняемый во втором регистре режима работы (MR), и третий операнд (OP), сохраняемый в третьем регистре режима работы (MR).

[00110] На этапе S202 третий операнд (OP) и четвертый операнд (OP) декодируют соответственно, чтобы получить первый сигнал флага тестирования и сигнал управления задействованием.

[00111] На этапе S203 в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, в случае, когда сигнал управления задействованием находится в состоянии первого уровня, первый операнд (OP) или второй операнд (OP) выбирают для управления импедансом штырька для маски данных (DM) в соответствии с состоянием уровня первого сигнала флага тестирования; или в случае, когда сигнал управления задействованием находится в состоянии второго уровня, штырьком для выводом маски данных (DM) управляют как в состоянии высокого импеданса, посредством первого сигнала с фиксированным уровнем.

[00112] В данном случае, когда четвертый операнд (OP) находится в первом состоянии, сигнал управления задействованием находится в состоянии первого уровня. Когда четвертый операнд (OP) находится во втором состоянии, сигнал управления задействованием находится в состоянии второго уровня. Когда третий операнд (OP) находится в третьем состоянии, первый сигнал флага тестирования находится в состоянии первого уровня. Когда третий операнд (OP) находится в четвертом состоянии, первый сигнал флага тестирования находится в состоянии второго уровня.

[00113] В следующем описании первое состояние уровня может быть логической "1", и второе состояние уровня может быть логическим "0", но это не является относящимся к делу ограничением. В случае адаптивной настройки схемной логики первое состояние уровня может быть логическим "0", а второе состояние уровня может быть логической "1". Между тем, конкретное значение первого фиксированного состояния уровня также должно быть определено в соответствии с адаптируемостью схемной логики.

[00114] Ниже со ссылкой на Таблицу 4 подробно описана стратегия управления сигналом в заданном тестовом режиме. В Таблице 4 первый сигнал флага тестирования представлен как PODTM_EN, разрушающий сигнал управления представлен DM_enable, сигнал задействования тестирования PODTM_EN=1 означает, что полупроводниковое запоминающее устройство входит в режим PODTM, а X, относится к логическому "0" или логической "1".

Таблица 4 PODTM _EN DM_
enable PODTM _DM_EN DM DQ 1 0 Х Hi-Z Тестовый объект : RONpu (MR5 OP[2:1])
Нетестовый объект: RTT_PARK(MR34 OP[2:0]) 1 1 0 RTT_PARK (MR34 OP[2:0]) Тестовый объект: RONpu (MR5 OP[2:1])
Нетестовый объект: RTT_PARK (MR34 OP[2:0]) 1 1 1 RONpu (MR5 OP[2:1]) RTT_PARK (MR34 OP[2:0])

[00115] Как показано в Таблице 4, после входа в режим PODTM (PODTM_EN=1) существуют следующие ситуации.

[00116] (1) Для штырька для маски данных (DM), если сигнал управления DM_enable задействованием равен логическому "0", независимо от того, в каком состоянии находится первый сигнал флага тестирования PODTM_DM_EN, штырек для маски данных (DM) находится в состоянии Hi-Z высокого импеданса. Для DQ импеданс штырька DQ, выбранного в качестве объекта испытания, является первым параметром импеданса, которым, в частности, управляет первый операнд MR5 OP[2:1]. Импеданс штырька DQ, невыбранного в качестве тестового объекта, является вторым параметром импеданса, которым, в частности, управляет второй операнд MR34 OP[2:0].

[00117] (2) Для штырька для маски данных (DM), если сигнал DM_enable управления задействованием равен логической "1", а первый сигнал PODTM_DM_EN флага тестирования равен логическому "0", это означает, что штырек для маски данных (DM) не является тестовым объектом, и его импеданс является вторым параметром импеданса RTT_PARK, которым, в частности, управляет второй операнд MR34 OP[2:0]. Для штырька DQ импеданс штырька DQ, выбранного в качестве тестового объекта, является первым параметром импеданса, которым, в частности, управляет первый операнд MR5 OP[2:1]. Импеданс штырька DQ, невыбранного в качестве тестового объекта, является вторым параметром импеданса, которым, в частности, управляет второй операнд MR34 OP[2:0].

[00118] (3) Для штырька для маски данных (DM), если сигнал DM_enable управления задействованием равен логической "1", и первый сигнал PODTM_DM_EN флага тестирования равен логической "1", это означает, что штырек для маски данных (DM) является тестовым объектом, а его импеданс является первым параметром импеданса RONpu, которым, в частности, управляет первый операнд MR5 OP[2:1]. Для DQ все штырьки DQ не являются тестовыми объектами, так что импеданс штырька DQ является вторым параметром импеданса RTT PARK, которым в частности управляет второй операнд MR34 OP[2:0].

[00119] Таким образом, варианты реализации настоящего раскрытия обеспечивают стратегию управления импедансом для штырька для маски данных (DM) в режиме PODTM, которая позволяет проверить импеданс штырька для маски данных (DM) в режиме PODTM, чтобы предотвратить ошибки обработки данных схемой.

[00120] Для реализации представленной выше стратегии управления импедансом ниже для примера приведен конкретный способ обработки сигнала.

[00121] В некоторых вариантах реализации способ дополнительно включает следующие операции.

[00122] Определяют первый сигнал управления нетестовым состоянием и второй сигнал управления импедансом.

[00123] В ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, задают первый сигнал управления импедансом на основании одного из первого сигнала с фиксированным уровнем, первого операнда (OP) и второго операнда (OP) в соответствии с состоянием уровня первого сигнала флага тестирования и состоянием уровня сигнала управления задействованием. Альтернативно в ответ на то, что полупроводниковое ЗУ не находится в заданном тестовом режиме, задают первый сигнал управления импедансом на основании первого сигнала управления нетестовым состоянием.

[00124] Выбирают один из первого сигнала управления импедансом и второго сигнала управления импедансом для управления импедансом штырька для маски данных (DM) в соответствии с рабочим состоянием полупроводникового запоминающего устройства.

[00125] В одном случае первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька для маски данных (DM) в состоянии, отличающемся от заданного тестового состояния, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька DQ в состоянии формирователя выходного сигнала. Таким образом, путем объединения стратегии управления сигналом штырька для маски данных (DM) в режиме PODTM и стратегии управления сигналом атрибута, относящегося к записи, реализовано управление импедансом в режиме PODTM.

[00126] В другом случае первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька DQ в состоянии формирователя выходного сигнала, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька для маски данных (DM) в состоянии, отличающемся от заданного тестового состояния. Таким образом, путем объединения стратегия управления сигналом штырька для маски данных (DM) в режиме PODTM со стратегией управления сигналом атрибута, относящегося к считыванию, реализовано управление импедансом в режиме PODTM.

[00127] Варианты реализации настоящего раскрытия обеспечивают способ управления. Поскольку как третий операнд (OP), так и четвертый операнд (OP) могут влиять на состояние импеданса штырька для маски данных (DM), для предотвращения ошибок обработки данных схемой. предусмотрена следующая стратегия управления импедансом: если четвертый операнд (OP) находится в первом состоянии, импеданс штырька для маски данных (DM) определяется в сочетании с состоянием третьего операнда (OP), а если четвертый (OP) находится во втором состоянии, импеданс штырька для маски данных (DM) определяется непосредственно. Таким образом, определено отношение между сигналом управления, выполненным с возможностью управления тем, задействовать ли данный штырек для маски данных (DM) в DDR5, и сигналом управления, выполненным с возможностью управления тем, является ли штырек для маски данных (DM) тестовым объектом в режиме PODTM. Импеданс штырька для маски данных (DM) может быть протестирован в заданном тестовом режиме, чтобы предотвратить ошибки обработки данных схемой.

[00128] Согласно еще одному варианту реализации настоящего раскрытия, со ссылкой на ФИГ. 3 представлена принципиальная схема структуры полупроводникового запоминающего устройства 30 согласно одному варианту реализации настоящего раскрытия. Как показано на ФИГ. 3, полупроводниковое запоминающее устройство 30 включает в себя первый регистр 301 режима работы (MR), третий регистр 303 режима работы (MR), штырек 310 для маски данных (DM) и первую схему 311 формирователя, при этом первая схема 311 формирователя соединена с первым регистром 301 режима работы (MR), третьим регистром 303 режима работы (MR) и штырьком для маски данных (DM) соответственно.

[00129] Штырек 310 для маски данных (DM) выполнен с возможностью приема сигнала входной маски данных записи.

[00130] Первая схема 311 формирователя выполнена с возможностью: управления, когда четвертый операнд (OP) в первом регистре 301 режима работы (MR) находится в первом состоянии, импедансом штырька 310 для маски данных (DM) как первым значением в соответствии с третьим операндом (OP) в третьем регистре 303 режима работы (MR), в ответ на то, что полупроводниковое запоминающее устройство 30 находится в заданном тестовом режиме; или

[00131] управления, когда четвертый операнд (OP) в первом регистре 301 режима работы (MR) находится во втором состоянии, импедансом штырька 310 для маски данных (DM) как вторым значением.

[00132] Следует отметить, что четвертый операнд (OP) выполнен с возможностью указания того, задействовать ли штырек для маски данных (DM), а третий операнд (OP) выполнен с возможностью указания того, является ли штырек для маски данных (DM) объектом испытания в заданном тестовом режиме. Заданный тестовый режим может быть режимом PODTM, который разрешает главному компьютеру проверять повышающийся импеданс штырька для маски данных (DM) или штырька DQ.

[00133] Таким образом, импеданс штырька для маски данных (DM) может быть проверен в заданном тестовом режиме, чтобы предотвратить ошибки обработки данных схемой.

[00134] В некоторых вариантах реализации, как показано на ФИГ. 4, полупроводниковое запоминающее устройство 30 дополнительно включает в себя второй регистр 302 режима работы (MR), при этом второй регистр 302 режима работы (MR) соединен с первой схемой 311 формирователя. Первое значение включает в себя первый параметр импеданса и второй параметр импеданса, при этом второе значение относится к высокому состоянию импеданса.

[00135] Первая схема 311 формирователя, в частности, выполнена с возможностью управления, в случае, когда четвертый операнд (OP) находится в первом состоянии, а третий операнд (OP) находится в третьем состоянии, импедансом штырька 310 для маски данных (DM) как первым параметром импеданса в соответствии с первым операндом (OP) в первом регистре 301 режима работы (MR); или управления, в случае, когда четвертый операнд (OP) находится в первом состоянии, а третий операнд (OP) находится в четвертом состоянии, импедансом штырька 310 для маски данных (DM) как вторым параметром импеданса в соответствии со вторым операндом (OP) во втором регистре 302 режима работы (MR); или управления, в случае, когда четвертый операнд (OP) находится во втором состоянии, импедансом штырька для маски данных (DM) как в состоянии высокого импеданса в соответствии с первым сигналом с фиксированным уровнем.

[00136] В данном случае первое состояние указывает на то, что задействован штырек для маски данных (DM), а второе состояние указывает на то, что не задействован штырек для маски данных (DM). Третье состояние указывает на то, что штырек для маски данных (DM) является объектом испытания в заданном тестовом режиме. Четвертое состояние указывает на то, что штырек для маски данных (DM) не является объектом испытания в заданном тестовом режиме. Полупроводниковое запоминающее устройство дополнительно включает в себя по меньшей мере один штырек 320 данных DQ. Штырек 320 данных DQ выполнен с возможностью приема или выдачи данных. Первый операнд (OP) выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька 320 данных DQ в состоянии формирователя выходного сигнала является первым параметром импеданса, а второй операнд (OP) выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька 320 данных DQ в состоянии завершения является вторым параметром импеданса.

[00137] Следует понимать, что только один штырек 320 DQ показан на ФИГ. 4 для иллюстрации, и фактически имеется большее количество штырьков DQ в полупроводниковом запоминающем устройстве 30. Варианты реализации настоящего раскрытия не ограничивают количество штырьков 310 для маски данных (DM) и штырьков 320 DQ.

[00138] Таким образом, в вариантах реализации настоящего раскрытия обеспечены стратегии управления импедансом штырька для маски данных (DM) и штырька DQ в режиме PODTM, так что импеданс штырька для маски данных (DM) в режиме PODTM может быть проверен, чтобы предотвратить ошибки обработки данных схемой.

[00139] В некоторых вариантах реализации полупроводниковое запоминающее устройство 30 дополнительно включает в себя первый декодирующий модуль 304 и второй декодирующий модуль 305.

[00140] Первый регистр 301 режима работы (MR) выполнен с возможностью хранения и выдачи первого операнда (OP) и четвертого операнда (OP).

[00141] Второй регистр 302 режима работы (MR) выполнен с возможностью хранения и выдачи второго операнда (OP).

[00142] Третий регистр 303 режима работы (MR) выполнен с возможностью хранения и выдачи третьего операнда (OP).

[00143] Первый декодирующий модуль 304 выполнен с возможностью приема третьего операнда (OP), декодирования третьего операнда (OP) и выдачи первого сигнала флага тестирования.

[00144] Второй декодирующий модуль 305 выполнен с возможностью приема четвертого операнда (OP), декодирования четвертого операнда (OP) и выдачи сигнала управления задействованием.

[00145] Первая схема 311 формирователя выполнена с возможностью: приема сигнала управления задействованием, первого сигнала флага тестирования, первого сигнала с фиксированным уровнем, первого операнда (OP) и второго операнда (OP); и управления, в случае, когда сигнал управления задействованием находится в состоянии первого уровня, импедансом штырька 310 для маски данных (DM) на основании первого операнда (OP) или второго операнда (OP) в соответствии с состоянием уровня первого сигнала флага тестирования, когда полупроводниковое ЗУ 30 находится в заданном тестовом режиме; или управления, в случае, когда сигнал управления задействованием находится в состоянии второго уровня, штырьком 310 для маски данных (DM) как в состоянии высокого импеданса, через первый сигнал с фиксированным уровнем.

[00146] Следует отметить, что когда четвертый операнд (OP) находится в первом состоянии, сигнал управления задействованием находится в состоянии первого уровня. Когда четвертый операнд (OP) находится во втором состоянии, сигнал управления задействованием находится в состоянии второго уровня. Когда третий операнд (OP) находится в третьем состоянии, первый сигнал флага тестирования находится в состоянии первого уровня. Когда третий операнд (OP) находится в четвертом состоянии, первый сигнал флага тестирования находится в состоянии второго уровня.

[00147] В некоторых вариантах реализации, как показано на ФИГ. 4, полупроводниковое запоминающее устройство 30 дополнительно включает в себя по меньшей мере одну вторую схему 321 формирователя, при этом каждая вторая схема 321 формирователя соединена с первым регистром 301 режима работы (MR), вторым регистром 302 режима работы (MR) и одним штырьком 320 DQ.

[00148] Вторая схема 321 формирователя выполнена с возможностью: управления, если соответствующий штырек 320 DQ выбран в качестве объекта испытания, импедансом штырька 320 для маски данных (DM) как первым параметром импеданса, через первый операнд (OP) в первом регистре 301 режима работы (MR), когда полупроводниковое запоминающее устройство 30 находится в заданном тестовом режиме; или управления, если соответствующий штырек 320 DQ не является тестовым объектом, импедансом штырька 320 DQ как вторым параметром импеданса, через второй операнд (OP) во втором регистре 302 режима работы (MR).

[00149] В некоторых вариантах реализации третий операнд (OP) в третьем регистре 303 режима работы (MR) также выполнен с возможностью указания того, является ли штырек DQ объектом испытания в заданном тестовом режиме. Как показано на ФИГ. 4, вторая схема 321 формирователя также соединена с первым декодирующим модулем 304.

[00150] Первый декодирующий модуль 304 дополнительно выполнен с возможностью осуществления обработки декодированием третьего операнда (OP) и выдачи по меньшей мере одного второго сигнала флага тестирования. В настоящем документе один второй сигнал флага тестирования выполнен с возможностью указания того, является ли один штырек DQ объектом испытания.

[00151] Вторая схема 321 формирователя дополнительно выполнена с возможностью: приема соответствующего второго сигнала флага тестирования, первого операнда (OP) и второго операнда (OP); и выбора, в случае, когда полупроводниковое запоминающее устройство 30 введено в заданный тестовый режим одного из первого операнда (OP) и второго операнда (OP) для управления импедансом штырька 320 DQ в соответствии со вторым сигналом флага тестирования.

[00152] Следует отметить, что первый сигнал флага тестирования является внутренним сигналом флага, введенного для штырька 310 для маски данных (DM), чтобы указывать, является ли штырек 310 для маски данных (DM) тестовым объектом в режиме PODTM. Второй сигнал флага тестирования является внутренним сигналом флага, введенным для штырька 320 DQ, чтобы указывать, является ли штырек 320 DQ тестовым объектом в режиме PODTM. Как первый сигнал флага тестирования, так и второй сигнал флага тестирования получены путем декодирования в соответствии с третьим операндом (OP).

[00153] Как может быть видно из представленного выше, в случае входа в режим PODTM, импеданс выбранного штырька для маски данных (DM) или штырька DQ является первым параметром импеданса (по существу повышающимся импедансом формирователя выходного сигнала), а импеданс невыбранного штырька для маски данных (DM) или штырька DQ является вторым параметром импеданса (по существу импеданса завершения), чтобы таким образом получать результат испытаний импеданса выбранного тестового объекта. Кроме того, импеданс штырька для маски данных (DM) также зависит от сигнала управления задействованием, указанного в Спецификации DDR5. В случае, когда сигнал управления задействованием действителен, первому операнду (OP) разрешено управлять импедансом штырька для маски данных (DM) как первым параметром импеданса, или второму операнду (OP) разрешено управлять импедансом штырька для маски данных (DM) как вторым параметром импеданса. В случае, когда сигнал управления задействованием недействителен, импедансом штырька для маски данных (DM) управляют как в состоянии высокого импеданса. Таким образом, штырек маски данных (DM) не должен вносить свой вклад в задание состояния формирователя выходного сигнала и относящейся управляющей схемы для заданного тестового режима, чтобы гарантировать, что заданный тестовый режим адаптирован к данному штырьку для маски данных (DM). Импеданс штырька для маски данных (DM) может быть проверен в заданном тестовом режиме, чтобы предотвратить ошибки обработки данных схемой.

[00154] Следует отметить, что стандартный номер первого регистра режима работы (MR) равен 5, а первым операндом (OP) является операнд (OP) от второго бита до первого бита, сохраненных в первом регистре режима работы (MR), представленный как MR5 OP[2:1]. Четвертым операндом (OP) является 5-битовый операнд (OP), сохраненный в первом регистре режима работы (MR) и представленный как MR5 OP[5]. Стандартный номер второго регистра режима работы (MR) равен 34, а вторым операндом (OP) является (OP) от второго бита до 0-го бита, сохраненных во втором регистре режима работы (MR), представленный как MR34 OP[2:0]. Стандартный номер третьего регистра режима работы (MR) равен 61, а третий операнд (OP) является операндом (OP) от 4-го бита до 0-го бита, сохраненных в третьем регистре режима работы (MR), представленным как MR61 OP[4:0].

[00155] Как показано на ФИГ. 5, в 8-битовом (X8) полупроводниковом запоминающем устройстве 30, взятом для примера, первый декодирующий модуль 304 выполнен с возможностью приема третьего операнда MR61 OP[4:0] и декодирования, чтобы получить первый сигнал PODTM_DM_EN флага тестирования и вторые сигналы PODTM_DQ0_EN-PODTM_DQ7_EN флага тестирования. В данном случае вторые сигналы флага тестирования PODTM_DQ0_EN-PODTM_DQ7_EN соответственно выполнены с возможностью указания того, являются ли штырьки DQ0L0-DQL7 объектами испытания в режиме PODTM. Следует понимать, что логическая схема в первом декодирующем модуле 304 спроектирована в соответствии с упомянутой выше Таблицей 1.

[00156] Ниже для примера приведено конкретное описание структуры первой схемы 311 формирователя.

[00157] В данном варианте реализации настоящего раскрытия полупроводниковое запоминающее устройство 30 дополнительно выполнено с возможностью определения первого сигнала управления нетестовым состоянием, второго сигнала управления импедансом и первого калибровочного сигнала ZQ1_CODE[N-1:0]. Первый калибровочный сигнал ZQ1_CODE[N-1:0] выполнен с возможностью калибровки повышающегося значения активного сопротивления.

[00158] Как показано на ФИГ. 6, первая схема 311 формирователя может включать в себя первый модуль 41 обработки сигналов, первый логический модуль 42, и первый модуль 43 формирователя.

[00159] Первый модуль 41 обработки сигналов выполнен с возможностью: приема первого сигнала флага тестирования PODTM_DM_EN, сигнала управления задействованием DM_enable, первого сигнала с фиксированным уровнем, первого операнда MR5 OP[2:1], второго операнда MR34 OP[2:0] и первого сигнала управления нетестовым состоянием; и выдачи первого сигнала управления импедансом на основании одного из первого сигнала с фиксированным уровнем, первого операнда MR5 OP[2:1] и второго операнда MR34 OP[2:0], в соответствии с состоянием уровня первого сигнала флага тестирования PODTM_DM_EN и состоянием уровня сигнала управления задействованием DM_enable, когда полупроводниковое запоминающее устройство находится в заданном тестовом состоянии; или выдачи первого сигнала управления импедансом на основании первого сигнала управления нетестовым состояния, когда полупроводниковое запоминающее устройство не находится в заданном испытательном режиме.

[00160] Первый логический модуль 42 выполнен с возможностью: приема первого сигнала управления импедансом, второго сигнала управления импедансом и первого калибровочного сигнала ZQ1_CODE[N-1:0]; и выбора и логического объединения первого сигнала управления импедансом, второго сигнала управления импедансом и первого калибровочного сигнала ZQ1_CODE[N-1:0] для выдачи первого целевого сигнала PU1_MAIN_CODE.

[00161] Первый модуль 43 формирователя включает в себя множество первых импедансных блоков и выполнен с возможностью приема первого целевого сигнала PU1_MAIN_CODE и управления множеством первых импедансных блоков, используя первый целевой сигнал PU1_MAIN_CODE таким образом, чтобы управлять импедансом штырька 310 для маски данных (DM).

[00162] Следует понимать, что штырек 310 для маски данных (DM) поддерживает только функцию записи и не нуждается в выдаче данных наружу. В состоянии завершения он охватывает только функцию повышения уровня, но не функцию понижения уровня, так что первая схема 311 формирователя имеет только первый сигнал управления импедансом и второй сигнал управления импедансом, которые выполнены с возможностью управления функцией повышения уровня, и не охватывает относящиеся к делу сигналы, выполненные с возможностью управления функцией понижения уровня. Кроме того, повышающееся значение активного сопротивления каждого первого импедансного блока может быть стандартным значением активного сопротивления. Однако при изменениях параметров окружающей среды, таких как температура и напряжение, в фактических производственных условиях значение активного сопротивления первого импедансного блока также может изменяться соответствующим образом. Таким образом, первый калибровочный сигнал ZQ1_CODE[N-1:0] выполнен с возможностью калибровки значения активного сопротивления каждого первого импедансного блока с приведением к стандартному значению активного сопротивления. В данном случае все первые импедансные блоки совместно используют первый калибровочный сигнал ZQ1_CODE[N-1:0].

[00163] Следует отметить, что первый сигнал управления импедансом и второй сигнал управления импедансом должным образом соответствуют двум атрибутам, т.е. атрибуту, относящемуся к записи, и атрибуту, относящемуся к считыванию. Следует понимать, что в отсутствие режима PODTM, в соответствии с фактическим рабочим состоянием один из первого сигнала управления импедансом и второго сигнала управления импедансом является действительным и объединен с первым калибровочным сигналом ZQ1_CODE[N-1:0], чтобы получить первый целевой сигнал PU1_MAIN_CODE. Напротив, в режиме PODTM второй сигнал управления импедансом безусловно недействителен, а первый сигнал управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] объединены, чтобы получить первый целевой сигнал PU1_MAIN_CODE. В данном случае действительный сигнал в первом сигнале управления импедансом и втором сигнале управления импедансом выполнен с возможностью задействования или не задействования функции повышения уровня первого импедансного блока, а первый калибровочный сигнал ZQ1_CODE[N-1:0] выполнен с возможностью калибровки значения активного сопротивления первого импедансного блока с приведением к стандартному значению активного сопротивления, когда функция повышения уровня первого импедансного блока задействована или не задействована.

[00164] В некоторых вариантах реализации, как показано на ФИГ. 6, первый модуль 41 обработки сигналов включает в себя третий декодирующий модуль 411, четвертый декодирующий модуль 412, первый модуль 413 выбора, второй модуль 414 выбора и третий модуль 415 выбора.

[00165] Третий декодирующий модуль 411 выполнен с возможностью приема первого операнда MR5 OP[2:1], декодирования первого операнда MR5 OP[2:1] и выдачи первого декодированного сигнала RONpu_CODE[M:0].

[00166] Четвертый декодирующий модуль 412 выполнен с возможностью приема второго операнда MR34 OP[2:0], декодирования второго операнда MR34 OP[2:0] и выдачи второго декодированного сигнала RTT_CODE[M:0].

[00167] Первый модуль 413 выбора выполнен с возможностью: приема первого сигнала PODTM_DM_EN флага тестирования, первого декодированного сигнала RONpu_CODE[M:0] и второго декодированного сигнала RTT_CODE[M:0]; и выбора одного из первого декодированного сигнала RONpu_CODE[M:0] и второго декодированного сигнала RTT_CODE[M:0] для выдачи первого сигнала предварительного выбора в соответствии с состоянием уровня первого сигнала PODTM_DM_EN флага тестирования.

[00168] Второй модуль 414 выбора выполнен с возможностью: приема сигнала управления задействованием DM_enable, первого сигнала предварительного выбора и первого сигнала с фиксированным уровнем; и выбора одного из первого сигнала предварительного выбора и первого сигнала с фиксированным уровнем для выдачи первого сигнала управления тестовым состоянием в соответствии с состоянием уровня сигнала DM_enable управления задействованием.

[00169] Третий модуль 415 выбора выполнен с возможностью: приема сигнала PODTM_EN задействования тестирования, первого сигнала управления тестовым состоянием и первого сигнала управления нетестовым состоянием; и выбора одного из первого сигнала управления тестовым состоянием и первого сигнала управления нетестовым состоянием для выдачи первого сигнала управления импедансом в соответствии с состоянием уровня сигнала PODTM_EN задействования тестирования. В настоящем документе сигнал задействования тестирования выполнен с возможностью указания того, находится ли полупроводниковое запоминающее устройство в заданном тестовом режиме.

[00170] Следует отметить, что сигнал PODTM_EN задействования тестирования выполнен с возможностью указания того, находится ли полупроводниковое запоминающее устройство в заданном тестовом режиме PODTM, а также декодирован в соответствии с третьим управляющим кодом MR61 OP[4:0]. Как показано в Таблице 1, приведенной выше, когда значение операнда MR61 OP[4:0] находится в других сочетаниях, кроме 00000_B, в Таблице 1, оно указывает на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме PODTM, а сигнал PODTM_EN задействования тестирования находится в состоянии первого уровня (например, имеет уровень логической "1"). Когда MR61 OP[4:0]=00000_B, это указывает, что полупроводниковое запоминающее устройство не находится в заданном тестовом режиме PODTM, а сигнал PODTM_EN задействованиям тестирования находится в состоянии второго уровня (например, имеет уровень логического "0"). Альтернативно это также может быть понято, что если один из первого сигнала флага тестирования или второго сигнала флага тестирования находится в состоянии первого уровня, сигнал PODTM_EN задействования тестирования находится в состоянии первого уровня. Если первый сигнал флага тестирования и второй сигнал флага тестирования находятся в состоянии второго уровня, сигнал PODTM_EN задействования тестирования находится в состоянии второго уровня.

[00171] Следует понимать, что логическая схема во втором декодирующем модуле 411 спроектирована в соответствии с упомянутой выше Таблицей 2, т.е. первый декодированный сигнал выполнен с возможностью представления значения активного сопротивления (первого параметра импеданса) импеданса Рон усилителя, а логическая схема в третьем декодирующем модуле 412 спроектирована в соответствии с упомянутой выше Таблицей 3, т.е. второй декодированный сигнал выполнен с возможностью представления значения активного сопротивления (второго параметра импеданса) импеданса завершения RTT. При этом М является положительным целым числом, а его конкретное значение должно быть определено в соответствии с фактическим рабочим сценарием.

[00172] Для первой схемы 311 формирователя, показанной на ФИГ. 6, в соответствии с различными заданиями первого сигнала управления нетестовым состоянием и второго сигнала управления импедансом может быть два конкретных варианта реализации.

[00173] В одном варианте реализации первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька для маски данных (DM) в состоянии, отличающемся от заданного тестового состояния, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька DQ в состоянии формирователя выходного сигнала. Таким образом, путем объединения стратегии управления сигналом штырька для маски данных (DM) в режиме PODTM со стратегией управления сигналом атрибута, относящегося к записи, реализовано управление импедансом в режиме PODTM.

[00174] Соответственно, как показано на ФИГ. 7, первый сигнал управления импедансом представлен как ODT_MUX[M:0], а второй сигнал управления импедансом представлен как IMPpu_CODE[M:0]. В частности, по сравнению с ФИГ. 6, первая схема 311 формирователя, показанная на ФИГ. 7, дополнительно включает в себя первый модуль 44 предварительной обработки и второй модуль 45 предварительной обработки. Первый модуль 44 предварительной обработки выполнен с возможностью декодирования первого операнда MR5 OP[2:1] для получения второго сигнала IMPpu_CODE[M:0] управления импедансом. Второй модуль 45 предварительной обработки выполнен с возможностью определения первого сигнала управления нетестовым состоянием в соответствии с операндом MR34[5:3], охватывающим RTT_WR, операндом MR35[2:0], охватывающим RTT_NOM_WR, операндом MR35[5:3], охватывающим RTT_NOM_RD, операндом MR34[2:0], охватывающим RTT_PARK, и операндом MR33[5:3], охватывающим DQS_RTT_PARK. Конкретные значения представленных выше сигналов относятся к инструкциям Спецификации DDR5, а сигналы части не влияют на создание неописанных вариантов реализации, которые не будут описаны подробно. Кроме того, в следующем описании, если полупроводниковое запоминающее устройство 30 находится в режиме PODTM, сигнал PODTM_EN задействования тестирования имеет уровень логической "1". Если полупроводниковое запоминающее устройство 30 не находится в режиме PODTM, сигнал задействования тестирования PODTM_EN имеет уровень логического "0". Если штырек 310 для маски данных (DM) является объектом испытания в режиме PODTM, первый сигнал PODTM_DM_EN флага тестирования имеет уровень логической "1". Если штырек 310 для маски данных (DM) не является объектом испытания в режиме PODTM, первый сигнал PODTM_DM_EN флага тестирования имеет уровень логического "0". Если штырек 310 для маски данных (DM) задействован, сигнал DM_enable управления задействованием имеет уровень логической "1". Если штырек 310 для маски данных (DM) не задействован, сигнал DM_enable управления задействованием имеет уровень логического "0". Первый сигнал с фиксированным уровнем представлен как VDD, при этом первый сигнал VDD с фиксированным уровнем указывает, что функции повышения уровня всех первых импедансных блоков не задействованы. Следует понимать, что конкретное значение первого сигнала с фиксированным уровнем зависит от логического принципа схемы и может регулироваться согласно соответствующей схемной логике.

[00175] Ниже со ссылкой на ФИГ. 7 объясняется принцип работы на примере четырех рабочих сценариев.

[00176] Первый рабочий сценарий состоит в том, что: сигнал DM_enable управления задействованием указывает на задействование штырька 310 для маски данных (DM). Полупроводниковое ЗУ 30 входит в режим PODTM, а штырек 310 для маски данных (DM) 310 является объектом испытания. В данный момент, поскольку первый сигнал PODTM_DM_EN флага тестирования имеет уровень логической "1", первый модуль 413 выбора выдает первый декодированный сигнал RONpu_CODE[M:0] для получения первого сигнала предварительного выбора. Поскольку сигнал DM_enable управления задействованием имеет уровень логической "1", второй модуль 414 выбора выдает первый сигнал предварительного выбора для получения первого сигнала управления тестовым состоянием. Поскольку сигнал PODTM_EN задействования тестирования имеет уровень логической "1", третий модуль 415 выбора выдает первый сигнал управления тестовым состоянием для получения первого сигнала ODT_MUX[M:0] управления импедансом. Как описано выше, второй сигнал IMPpu_CODE[M:0] управления импедансом в режиме PODTM безусловно недействителен, так что первый логический модуль 42 по существу логически объединяет первый сигнал ODT_MUX[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] для получения первого целевого сигнала PU1_MAIN_CODE, таким образом управляя импедансом штырька 310 для маски данных (DM) как первым параметром импеданса. В данном случае аннулирование второго сигнала IMPpu_CODE[M:0] управления импедансом может быть достигнуто по меньшей мере двумя способами: добавлением соответствующего сигнала, блокирующего логическую схему в первом модуле 44 предварительной обработки; или добавлением соответствующего сигнала, блокирующего логическую схему в первом логическом модуле 42.

[00177] Как может быть видно из представленного выше, для первого рабочего сценария импеданс штырька 310 для маски данных (DM) фактически управляется первым операндом MR5 OP[2:1] и, в частности, является первым параметром импеданса.

[00178] Второй рабочий сценарий состоит в том, что: сигнал DM_enable управления задействованием указывает на задействование штырька 310 для маски данных (DM). Полупроводниковое запоминающее устройство 30 входит в режим PODTM, но штырек 310 для маски данных (DM) не является объектом испытания. В данный момент, поскольку первый сигнал PODTM_DM_EN флага тестирования имеет уровень логического "0", первый модуль 413 выбора выдает второй декодированный сигнал RTT_CODE[M:0] для получения первого сигнала предварительного выбора. Поскольку сигнал DM_enable управления задействованием имеет уровень логической "1", второй модуль 414 выбора выдает первый сигнал предварительного выбора для получения первого сигнала управления тестовым состоянием. Поскольку сигнал PODTM_EN задействования тестирования имеет уровень логической "1", третий модуль 415 выбора выдает первый сигнал управления тестовым состоянием для получения первого сигнала ODT_MUX[M:0] управления импедансом. Как описано выше, второй сигнал IMPpu_CODE[M:0] управления импедансом в режиме PODTM безусловно недействителен, так что первый логический модуль 42 фактически логически объединяет первый сигнал ODT_MUX[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] для получения первого целевого сигнала PU1_MAIN_CODE, таким образом управляя импедансом штырька 310 для маски данных (DM) как вторым параметром импеданса.

[00179] Как может быть видно из представленного выше, для второго рабочего сценария импеданс штырька 310 для маски данных (DM) фактически управляется вторым операндом MR34 OP[2:0] и, в частности, является вторым параметром импеданса.

[00180] Третий рабочий сценарий состоит в том, что: сигнал DM_enable управления задействованием указывает на то, что штырек 310 для маски данных (DM) не будет задействован. Полупроводниковое запоминающее устройство 30 входит в режим PODTM. В данный момент, поскольку сигнал DM_enable управления задействованием имеет уровень логического "0", второй модуль 414 выбора выдает первый сигнал VDD с фиксированным уровнем для получения первого сигнала управления тестовым состоянием. Поскольку сигнал PODTM_EN задействования тестирования имеет уровень логической "1", третий модуль 415 выбора выдает первый сигнал управления тестовым состоянием для получения первого сигнала ODT_MUX[M:0] управления импедансом. Как описано выше, второй сигнал IMPpu_CODE[M:0] управления импедансом в режиме PODTM безусловно недействителен, так что первый логический модуль 42 фактически логически объединяет первый сигнал ODT_MUX[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] для получения первого целевого сигнала PU1_MAIN_CODE. Поскольку первый сигнал VDD с фиксированным уровнем указывает, что функции повышения уровня всех первых импедансных блоков не задействованы, первый целевой сигнал PU1_MAIN_CODE может управлять первым модулем 43 формирователя таким образом, чтобы он был в отсоединенном состоянии, так что штырек 310 для маски данных (DM) находится в состоянии Hi-Z высокого импеданса.

[00181] Как может быть видно из представленного выше, в третьем рабочем сценарии импеданс штырька 310 для маски данных (DM) фактически управляется первым сигналом VDD с фиксированным уровнем и, в частности, имеет высокое состояние Hi-Z импеданса.

[00182] Четвертый рабочий сценарий состоит в том, что: полупроводниковое запоминающее устройство 30 не входит в режим PODTM. В данный момент, поскольку сигнал PODTM_EM управления задействованием имеет уровень логического "0", третий модуль 415 выбора выдает первый сигнал управления нетестовым состоянием, определяемый вторым модулем 45 предварительной обработки, для получения первого сигнала ODT_MUX[M:0] управления импедансом. Поскольку штырек 310 для маски данных (DM) поддерживает только функцию записи, второй сигнал IMPpu_CODE[M:0] управления импедансом в отсутствии режима PODTM недействителен, а первый сигнал ODT_MUX[M:0] управления импедансом действителен, так что первый логический модуль 42 объединяет первый сигнал ODT_MUX[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] для получения первого целевого сигнала PU1_MAIN_CODE, таким образом управляя импедансом штырька 310 для маски данных (DM).

[00183] Как может быть видно из представленного выше, в четвертом рабочем сценарии импеданс штырька 310 для маски данных (DM) фактически управляется вторым модулем 45 предварительной обработки и зависит от фактических требований.

[00184] В другом варианте реализации первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька DQ в состоянии формирователя выходного сигнала, а второй сигнал управления импедансом выполнен с возможностью указания импеданса DR в любом состоянии, отличающемся от заданного тестового состояния. Таким образом, путем объединения стратегии управления сигналом DR в режиме PODTM со стратегией управления сигналом атрибута, относящегося к считыванию, реализовано управление импедансом в режиме PODTM.

[00185] Соответственно, как показано на ФИГ. 8, первый сигнал управления импедансом представлен как IMPpu_CODE[M:0], а второй сигнал управления импедансом представлен как ODT_CTRL[M:0]. В частности, по сравнению с ФИГ. 6, полупроводниковое запоминающее устройство 30 на ФИГ. 8 также включает в себя первый модуль 44 предварительной обработки и второй модуль 45 предварительной обработки.

[00186] Подобным образом, принцип работы на ФИГ. 8 объяснен ниже для четырех рабочих сценариев.

[00187] Первый рабочий сценарий состоит в том, что: сигнал DM_enable управления задействованием указывает на задействование штырька 310 для маски данных (DM). Полупроводниковое запоминающее устройство 30 входит в режим PODTM, а штырек 310 для маски данных (DM) является тестовым объектом. В данный момент, поскольку первый сигнал PODTM_DM_EN флага тестирования имеет уровень логической "1", первый модуль 413 выбора выдает первый декодированный сигнал RONpu_CODE[M:0] для получения первого сигнала предварительного выбора. Поскольку сигнал DM_enable управления задействованием имеет уровень логической "1", второй модуль 414 выбора выдает первый сигнал предварительного выбора для получения первого сигнала управления тестовым состоянием. Поскольку сигнал PODTM_EN задействования тестирования имеет уровень логической "1", третий модуль 415 выбора выдает первый сигнал управления тестовым состояниемдля получения первого сигнала IMPpu_CODE[M:0] управления импедансом. Как описано выше, второй сигнал ODT_CTRL[M:0] управления импедансом в режиме PODTM безусловно недействителен, так что первый логический модуль 42 фактически логически объединяет первый сигнал IMPpu_CODE[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] для получения первого целевого сигнала PU1_MAIN_CODE, таким образом управляя импедансом штырька 310 для маски данных (DM) как первым параметром импеданса.

[00188] Таким образом, в первом рабочем сценарии импеданс штырька 310 для маски данных (DM) все еще управляется первым операндом MR5 OP[2:1] и является первым параметром импеданса.

[00189] Второй рабочий сценарий состоит в том, что: сигнал DM_enable управления задействованием указывает на задействование штырька 310 для маски данных (DM). Полупроводниковое запоминающее устройство 30 входит в режим PODTM, но штырек 310 для маски данных (DM) не является тестовым объектом. В данный момент, поскольку первый сигнал PODTM_DM_EN флага тестирования имеет уровень логического "0", первый модуль 413 выбора выдает второй декодированный сигнал RTT_CODE[M:0] для получения первого сигнала предварительного выбора. Поскольку сигнал DM_enable управления задействованием имеет уровень логической "1", второй модуль 414 выбора выдает первый сигнал предварительного выбора для получения первого сигнала управления тестовым состоянием. Поскольку сигнал PODTM_EN задействованиия тестирования имеет уровень логической "1", третий модуль 415 выбора выдает первый сигнал управления тестовым состоянием для получения первого сигнала IMPpu_CODE[M:0] управления импедансом. Как описано выше, второй сигнал ODT_CTRL управления импедансом в режиме PODTM безусловно недействителен, так что первый логический модуль 42 фактически логически объединяет первый сигнал IMPpu_CODE[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] для получения первого целевого сигнала PU1_MAIN_CODE, таким образом управляя импедансом штырька 310 для маски данных (DM) как вторым параметром импеданса.

[00190] Как может быть видно из представленного выше, во втором рабочем сценарии импеданс штырька 310 для маски данных (DM) фактически управляется вторым операндом MR34 OP[2:0] и, в частности, является вторым параметром импеданса.

[00191] Третий рабочий сценарий состоит в том, что: сигнал DM_enable управления задействованием указывает на то, что штырек 310 для маски данных (DM) не будет задействован. Полупроводниковое запоминающее устройство 30 входит в режим PODTM. В данный момент, поскольку управляющий сигнал DM_enable задействованием имеет уровень логического "0", второй модуль 414 выбора выдает первый сигнал VDD с фиксированным уровнем для получения первого сигнала управления тестовым состоянием. Поскольку сигнал PODTM_EN задействования тестирования имеет уровень логической "1", третий модуль 415 выбора выдает первый сигнал управления тестовым состоянием для получения первого сигнала IMPpu_CODE[M:0] управления импедансом. Как описано выше, второй сигнал ODT_CTRL управления импедансом в режиме PODTM безусловно недействителен, так что первый логический модуль 42 фактически логически объединяет первый сигнал IMPpu_CODE[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] для получения первого целевого сигнала PU1_MAIN_CODE. Поскольку первый сигнал VDD с фиксированным уровнем указывает, что функции повышения уровня всех первых импедансных блоков не задействованы, первый целевой сигнал PU1_MAIN_CODE может управлять первым модулем 43 формирователя таким образом, чтобы он был в отсоединенном состоянии, так что штырек 310 для маски данных (DM) находится в состоянии Hi-Z высокого импеданса.

[00192] Как может быть видно из представленного выше, в третьем рабочем сценарии импеданс штырька 310 для маски данных (DM) фактически управляется первым сигналом VDD с фиксированным уровнем и, в частности, имеет высокое состояние Hi-Z импеданса.

[00193] Четвертый рабочий сценарий состоит в том, что: полупроводниковое ЗУ 30 не входит в режим PODTM. В данный момент, поскольку сигнал PODTM_EM управления задействованием имеет уровень логического "0", третий модуль 415 выбора выдает первый сигнал управления нетестовым состоянием, определяемый первым модулем 44 предварительной обработки, для получения первого сигнала IMPpu_CODE[M:0] управления импедансом. Между тем, второй модуль 45 предварительной обработки выдает второй сигнал ODT_CTRL[M:0] управления импедансом. Как описано выше, поскольку штырек 310 для маски данных (DM) поддерживает только функцию записи, первый сигнал IMPpu_CODE[M:0] управления импедансом в отсутствие режима PODTM недействителен, а второй сигнал ODT_CTRL[M:0] управления импедансом действителен, так что первый логический модуль 42 объединяет второй сигнал ODT_CTRL[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0], чтобы получить первый целевой сигнал PU1_MAIN_CODE, таким образом управляя импедансом штырька 310 маски данных (DM).

[00194] Таким образом, в четвертом рабочем сценарии импеданс штырька 310 для маски данных (DM) фактически управляется вторым модулем 45 предварительной обработки и, в частности, зависит от фактических требований.

[00195] Также следует отметить, что на ФИГ. 7 и 8 символ "/", помечающий пути сигналов, выполнен с возможностью указания того, что фактически существует множество путей сигнала, но только один приведен в качестве иллюстрации. Иными словами, каждый сигнал в операндах MR34 OP[2:0], MR5 OP[2:1], RONpu_CODE[M:0], RTT_CODE[M:0], IMPpu_CODE[M:0], ZQ1_CODE[N-1:0], ODT_CTRL[M:0], ODT_MUX[M:0] и PU1_MAIN_CODE включает в себя множество подсигналов, а каждый подсигнал имеет свой собственный путь.

[00196] Ниже со ссылкой на ФИГ. 7 или 8 описан процесс обработки сигнала в первой схеме 311 формирователя.

[00197] В некоторых вариантах реализации, как показано на ФИГ. 7 или 8, каждый из первого декодированного сигнала RONpu_CODE[M:0], второго декодированного сигнала RTT_CODE[M:0], первого сигнала предварительного выбора, первого сигнала с фиксированным уровнем, первого управляющего сигнала тестового состояния, первого сигнала управления нетестовым состоянием и первого сигнала управления импедансом включает в себя (M+1)-битовый подсигнал, представленный как [M:0]. Первый модуль 413 выбора включает в себя (M+1) первых селекторов данных, второй модуль 414 выбора включает в себя (M+1) вторых селекторов данных, и третий модуль 415 выбора включает в себя (M+1) третьих селекторов данных. В настоящем документе входной конец одного первого селектора данных соответственно принимает 1-битовый подсигнал первого декодированного сигнала RONpu_CODE[M:0] и 1-битовый подсигнал второго декодированного сигнала RTT_CODE[M:0], выходной конец одного первого селектора данных выполнен с возможностью выдачи 1-битового подсигнала первого сигнала предварительного выбора, а управляющие концы всех первых селекторов данных принимают первый сигнал PODTM_DM_EN флага тестирования. Входной конец одного второго селектора данных принимает 1-битовый подсигнал первого сигнала предварительного выбора и 1-битовый подсигнал первого сигнала с фиксированным уровнем, выходной конец одного второго селектора данных выполнен с возможностью выдачи 1-битового подсигнала первого управляющего сигнала тестового состояния, а управляющие концы всех вторых селекторов данных принимают сигнал DM_enable задействования тестирования. Входной конец одного третьего селектора данных принимает 1-битовый подсигнал первого управляющего сигнала тестового состояния и 1-битовый подсигнал первого управляющего сигнала нетестового состояния, выходной конец одного третьего селектора данных выполнен с возможностью выдачи 1-битового подсигнала первого сигнала управления импедансом, а управляющие концы всех третьих селекторов данных принимают сигнал PODTM_EN задействования тестирования. В настоящем документе М является положительным целым числом.

[00198] Следует отметить, что первый сигнал управления тестовым состоянием представлен как первый сигнал [M:0] управления тестовым состоянием, первый сигнал предварительного выбора представлен как первый сигнал [M:0] предварительного выбора, первый сигнал с фиксированным уровнем представлен как VDD[M:0], первый сигнал управления нетестовым состоянием представлен как первый сигнал [M:0] управления нетестовым состоянием, и первый сигнал управления импедансом представлен как первый сигнал [M:0] управления импедансом. Таким образом, первый селектор данных принимает RONpu_CODE[0], RTT_CODE[0] и PODTM_DM_EN соответственно и выбирает один из RONpu_CODE[0] и RTT_CODE[0] для вывода первого сигнала [0] предварительного выбора в соответствии с PODTM_DM_EN. Первый второй селектор данных принимает первый сигнал [0] предварительного выбора, VDD[0] и DM_enable соответственно и выбирает один из первого сигнала [0] предварительного выбора и VDD[0] для выдачи первого управляющего сигнала тестового состояния [0] в соответствии с DM_enable. Первый третий селектор данных принимает первый сигнал [0] управления тестовым состоянием, первый сигнал управления [0] нетестовым состоянием и PODTM_EN соответственно и выбирает один из первого сигнала [0] управления тестовым состоянием и первого сигнала [0] управления нетестовым состоянием для выдачи первого сигнала [0] управления импедансом в соответствии с PODTM_EN. Другие компоненты могут быть поняты по ссылке.

[00199] В некоторых вариантах реализации второй сигнал управления импедансом включает в себя (M+1)-битовый подсигнал, а первый калибровочный сигнал ZQ1_CODE[N-1:0] включает в себя N-битовые подсигналы. Первый целевой сигнал включает в себя группу А подсигналов, а каждая группа подсигналов включает в себя N-битовые подсигналы. Первая группа сигналов в первом целевом сигнале представлена как PU1_MAIN_CODE_1[N-1:0], вторая группа сигналов в первом целевом сигнале представлена как PPU1_MAIN_CODE_2[N-1:0], а группа А сигналов в первом целевом сигнале представлена как PU1_MAIN_CODE_A[N-1:0]. Первый модуль 53 формирователя включает в себя А первых импедансных блоков, а каждый первый импедансный блок выполнен с возможностью приема группы подсигналов в первом целевом сигнале PU1_MAIN_CODE, т.е. первый первый импедансный блок выполнен с возможностью приема сигнала PU1_MAIN_CODE_1[N1:0], второй первый импедансный блок выполнен с возможностью приема сигнала PU1_MAIN_CODE_2[N1:0], … A-тый первый импедансный блок выполнен с возможностью приема сигнала PU1_MAIN_CODE_A[N1:0].

[00200] В настоящем документе, как показано на ФИГ. 7 или 8, первый логический модуль 42, в частности, выполнен: с возможностью определения, задействована ли функция повышения уровня по меньшей мере одного первого импедансного блока в соответствии с первым сигналом управления импедансом и вторым сигналом управления импедансом; а в случае, когда задействована функция повышения уровня а-того первого импедансного блока, с возможностью задания состояния уровня а-ой группы подсигналов в первом целевом сигнале PU1_MAIN_CODE в соответствии с первым калибровочным сигналом таким образом, чтобы управлять значением активного сопротивления а-того первого импедансного блока таким образом, чтобы оно было стандартным значением активного сопротивления; или в случае, когда функция повышения уровня а-того первого импедансного блока не задействована, с возможностью определения того, что а-ая группа подсигналов в первом целевом сигнале PU1_MAIN_CODE находится в состоянии первого уровня (который может быть определен в соответствии с фактической схемной логикой и не представляет собой относящегося к делу ограничения). В настоящем документе все из a, N и A являются целыми числами, которые меньше или равны A, при этом (M+1) меньше чем или равно A.

[00201] Следует понимать, что для первого логического модуля 42 имеется только один действительный сигнал между первым сигналом управления импедансом и вторым сигналом управления импедансом. В случае, когда M+1≤A, 1-битовый подсигнал в действительном сигнале управляет задействованием функции повышения уровня одного или более первых импедансных блоков. Кроме того, множество первых импедансных блоков находятся в параллельном состоянии, и каждый первый импедансный блок может обеспечивать стандартное значение RZQ активного сопротивления. Таким образом, если повышающийся импеданс штырька 310 для маски данных (DM) должен быть отрегулирован до RZQ/2, функции повышения уровня двух первых импедансных блоков задействованы, а функции повышения уровня оставшихся первых импедансных блоков не задействованы. Если повышающийся импеданс штырька 310 для маски данных (DM) должен быть отрегулирован до RZQ/3, функции повышения уровня трех первых импедансных блоков задействованы, а функции повышения уровня оставшихся первых импедансных блоков не задействованы. Другие ситуации могут быть поняты по ссылке.

[00202] Для примера, в случае, когда M+1=A=7, в предположении, что действительный сигнал между первым сигналом управления импедансом и вторым сигналом управления импедансом представлен как IMPpu_CODE[6:0], тогда IMPpu_CODE[0] управляет первым сигналом управления импедансом, IMPpu_CODE[1] управляет вторым первым импедансным блоком … … IMPpu_CODE[6] управляет седьмым первым импедансным блоком. В частности, при допущении, что IMPpu_CODE[6:0]=111111, значения уровней каждой группы подсигналов (всего семь групп) в первом целевом сигнале являются теми же самыми, как и значение уровня первого калибровочного сигнала, так что все повышающиеся значения активного сопротивления семи первых импедансных блоков составляют RZQ, а повышающееся активное сопротивление штырька 310 для маски данных (DM) составляет RZQ/7. Предполагая, что IMPpu_CODE[6:0]=1111000, значения уровней первой группы подсигналов для третьей группы подсигналов в первом целевом сигнале находятся в состоянии первого уровня, а все значения уровней каждой группы подсигналов в четвертой группе подсигналов для седьмой группы подсигналов соответственно являются теми же самыми, как и значение уровня первого калибровочного сигнала, так что все блоки от первого импедансного блока до третьего первого импедансного блока отсоединены. Повышающиеся значения активного сопротивления всех импедансных блоков от четвертого первого импедансного блока до седьмого первого импедансного блока составляют RZQ, так что повышающийся импеданс штырька 310 для маски данных (DM) составляет RZQ/4. Другие ситуации могут быть поняты по ссылке.

[00203] Для примера, в случае, когда M+1=4 и A=7, в предположении, что действительный сигнал между первым сигналом управления импедансом и вторым сигналом управления импедансом представлен как IMPpu_CODE[3:0], сигнал IMPpu_CODE [0] управляет первым первым сигналом управления импедансом, сигнал IMPpu_CODE[1] управляет вторым первым импедансным блоком и третьим первым импедансным блоком, сигнал IMPpu_CODE[2] управляет четвертым первым импедансным блоком и пятым импедансным блоком, а сигнал IMPpu_CODE[3] управляет шестым первым импедансным блоком и седьмым импедансным блоком. В частности, в предположении, что IMPpu_CODE[3:0]=1111, значения уровней каждой группы подсигналов в первом целевом сигнале являются теми же самыми, как и значение уровня первого калибровочного сигнала, так что все повышающиеся значения активного сопротивления семи первых импедансных блоков составляют RZQ, а повышающееся активное сопротивление штырька 310 для маски данных (DM) составляет RZQ/7. В предположении, что IMPpu_CODE[3:0]=1100, значения уровней первой группы подсигналов для третьей группы подсигналов в первом целевом сигнале находятся в состоянии первого уровня, а все значения уровней каждой группы подсигналов в четвертой группе подсигналов для седьмой группе подсигналов являются соответственно теми же самыми, как и значение уровня первого калибровочного сигнала, так что все импедансные блоки от первого импедансного блока до третьего первого импедансного блока являются отсоединенными. Все повышающиеся значения активного сопротивления импедансных блоков от четвертого первого импедансного блока до седьмого первого импедансного блока составляют RZQ, так что повышающийся импеданс штырька 310 для маски данных (DM) составляет RZQ/4. Другие ситуации могут быть поняты по ссылке.

[00204] Таким образом, если функция повышения уровня определенного первого импедансного блока задействована, повышающееся значение активного сопротивления первого импедансного блока калибруется до стандартного значения активного сопротивления с использованием первого калибровочного сигнала, в противном случае, если функция повышения уровня первого импедансного блока не задействована, относящаяся к делу схема первого импедансного блока отсоединяется с использованием фиксированного сигнала в состоянии первого уровня.

[00205] В некоторых вариантах реализации, как показано на ФИГ. 7 или 8, каждый первый импедансный блок включает в себя N первых переключающих транзисторов (например, первый переключающий транзистор 431 на ФИГ. 7 или 8), N вторых переключающих транзисторов (например, второй переключающий транзистор 432 на ФИГ. 7 или 8) и 2N первых резисторов (например, первый резистор 433 на ФИГ. 7 или 8). Управляющий конец n-ого первого переключающего транзистора в а-том первом импедансном блоке соединен с n-ым подсигналом в а-той группе подсигналов в первом целевом сигнале, первый конец одного первого переключающего транзистора соединен с первым концом одного первого резистора, а второй конец одного первого переключающего транзистора соединен с сигналом питания. Управляющий конец одного второго переключающего транзистора соединен со вторым сигналом с фиксированным уровнем, первый конец одного второго переключающего транзистора соединен с сигналом VSS заземления, второй конец одного второго переключающего транзистора соединен с первым концом одного первого резистора, а все вторые концы 2N первых резисторов соединены со штырьком для 310 для маски данных (DM). В настоящем документе n меньше чем или равно N.

[00206] Следует понимать, что поскольку штырек 310 для маски данных (DM) не поддерживает функцию считывания и не должен задействовать функцию понижения уровня, второй переключающий транзистор выключен с использованием второго сигнала с фиксированным уровнем, а его конкретное значение может быть определено в соответствии с фактическими условиями схемы.

[00207] Следует отметить, что на ФИГ. 7 или 8, рассматривая первый первый импедансный блок как пример, первый первый импедансный блок выполнен с возможностью приема первой группы подсигналов PU1_MAIN_CODE_1[N-1:0] в первом целевом сигнале. Сигнал PU1_MAIN_CODE_1[N1:0] включает в себя N подсигналов PU1_MAIN_CODE_1[0], PU1_MAIN_CODE_1[1] … … PU1_MAIN_CODE_1[n-1]. Каждый подсигнал выполнен с возможностью управления рабочим состоянием одного первого переключающего транзистора соответственно таким образом, чтобы управлять первым импедансным блоком для осуществления или не осуществления функции повышения уровня со стандартным значением активного сопротивления.

[00208] Кроме того, на ФИГ. 7 или 8 первый импедансный блок включает в себя три первых переключающих транзистора (ссылочным обозначением снабжен только один первый переключающий транзистор 431), три вторых переключающих транзистора (ссылочным обозначением снабжен только один второй переключающий транзистор 432) и шесть первых резисторов (ссылочным обозначением снабжен только один первый резистор 433), но в фактических сценариях все количества первых переключающих транзисторов/вторых переключающих транзисторов/первых резисторов могут быть большими или меньшими.

[00209] Следует понимать, что штырек 310 для маски данных (DM) поддерживает только функцию записи данных и обеспечивает импеданс завершения, так что нет необходимости выполнять функцию понижения уровня. Таким образом, первые концы всех вторых переключающих транзисторов соединены со вторым сигналом с фиксированным уровнем, т.е. все вторые переключающие транзисторы не являются проводящими. Для примера, второй сигнал с фиксированным уровнем может быть сигналом VSS заземления, но конкретное значение его уровня должно быть определено в соответствии со схемной логикой, которая не ограничивается в варианте реализации настоящего раскрытия.

[00210] Конкретное описание структуры второй схемы 321 формирователя для примера приведено ниже. Следует понимать, что хотя некоторые сигналы во второй схеме 321 формирователя и некоторые сигналы в первой схеме 311 формирователя имеют различные названия на китайском языке, источники и волновые формы сигналов являются в основном одинаковыми, поэтому используются те же самые английские названия.

[00211] В данном варианте реализации настоящего раскрытия полупроводниковое запоминающее устройство 30 дополнительно выполнено с возможностью задания третьего сигнала управления нетестовым состоянием, четвертого сигнала управления импедансом, пятого сигнала управления импедансом, второго калибровочного сигнала ZQ2_CODE[N-1:0] и третьего калибровочного сигнала ZQ3_CODE[N-1:0].

[00212] Как показано на ФИГ. 9, вторая схема 421 формирователя может включать в себя второй модуль 51 обработки сигналов, второй логический модуль 521, третий логический модуль 522 и второй модуль 53 формирователя.

[00213] Второй модуль 51 обработки сигналов выполнен с возможностью: приема второго сигнала PODTM_DQ_EN флага тестирования (например, упомянутого выше PODTM_DQ0_EN или PODTM_DQ1_EN, … или PODTM_DQ7_EN), первого операнда MR5 OP[2:1], второго операнда MR34 OP[2:0] и третьего управляющего сигнала нетестового состояния; и выдачи, на основании одного из первого операнда MR5 OP[2:1] и второго операнда MR34 OP[2:0], третьего сигнала управления импедансом в соответствии со вторым сигналом PODTM_DQ_EN флага тестирования, когда полупроводниковое ЗУ 30 находится в заданном тестовом режиме; или выдачи, на основании третьего сигнала управления нетестовым состоянием, третьего сигнала управления импедансом, когда полупроводниковое запоминающее устройство 30 не находится в заданном тестовом режиме.

[00214] Второй логический модуль 521 выполнен с возможностью: приема третьего сигнала управления импедансом, четвертого сигнала управления импедансом и второго калибровочного сигнала ZQ2_CODE[N-1:0]; и выбора и логического объединения четвертого сигнала управления импедансом и второго калибровочного сигнала ZQ2_CODE[N-1:0] для выдачи второго целевого сигнала PU2_MAIN_CODE.

[00215] Третий логический модуль 522 выполнен с возможностью: приема пятого сигнала управления импедансом и третьего калибровочного сигнала ZQ3_CODE[N-1:0]; и логического объединения пятого сигнала управления импедансом и третьего калибровочного сигнала ZQ3_CODE[N-1:0] для выдачи третьего целевого сигнала PD_MAIN_CODE.

[00216] Второй модуль 53 формирователя включает в себя множество вторых импедансных блоков и выполнен с возможностью: приема второго целевого сигнала PU2_MAIN_CODE и третьего целевого сигнала PD_MAIN_CODE; и управления множеством вторых импедансных блоков, используя второй целевой сигнал PU2_MAIN_CODE и третий целевой сигнал PD_MAIN_CODE, таким образом, чтобы управлять импедансом соответствующего штырька 320 для маски данных (DM).

[00217] Следует отметить, что каждый штырек 320 DQ согласован с соответствующей второй схемой 321 формирователя, а вариант реализации настоящего раскрытия рассматривает только одну вторую схему 321 формирователя как пример для объяснения.

[00218] Следует понимать, что штырек 320 DQ поддерживает функцию записи и функцию считывания и охватывает функцию повышения уровня и функцию понижения уровня одновременно. Таким образом, присутствует не только третий сигнал управления импедансом и третий сигнал управления импедансом, которые выполнены с возможностью управления функцией повышения уровня во второй схеме 321 формирователя, но также и пятый сигнал управления импедансом, выполненный с возможностью управления функция понижения уровня.

[00219] Следует отметить, что второй калибровочный сигнал ZQ2_CODE[N-1:0] выполнен с возможностью калибровки повышающегося значения активного сопротивления, т.е. второй калибровочный сигнал ZQ2_CODE[N-1:0] выполнен с возможностью калибровки повышающегося значения активного сопротивления каждого второго импедансного блока до стандартного значения активного сопротивления. Третий калибровочный сигнал ZQ3_CODE[N-1:0] выполнен с возможностью калибровки понижающегося значения активного сопротивления, т.е. третий калибровочный сигнал ZQ3_CODE[N-1:0] выполнен с возможностью калибровки понижающегося значения активного сопротивления каждого второго импедансного блока до стандартного значения активного сопротивления.

[00220] Кроме того, поскольку первый калибровочный сигнал ZQ1_CODE[N-1:0] и второй калибровочный сигнал ZQ2_CODE[N-1:0] оба выполнены с возможностью калибровки повышающегося значения активного сопротивления, в некоторых вариантах реализации может считаться, что отклонения первого импедансного блока и второго импедансного блока находятся в пределах допустимого диапазона погрешностей, так что первый калибровочный сигнал ZQ1_CODE[N-1:0] и второй калибровочный сигнал ZQ2_CODE[N-1:0] могут быть одним и тем же сигналом.

[00221] Также следует отметить, что для второй схемы 321 формирователя действительный сигнал между третьим сигналом управления импедансом и четвертым сигналом управления импедансом и второй калибровочный сигнал ZQ2_CODE[N-1:0] объединены во втором логическом модуле 521 таким образом, что образуют второй целевой сигнал PU2_MAIN_CODE, выполненный с возможностью управления функцией повышения уровня второго импедансного блока 53. Структура схемы и процесс обработки сигнала этой части схемы могут быть соответственно поняты со ссылкой на первую схему 311 формирователя, описание которой не повторяется в данном случае. Кроме того, вторая схема 321 формирователя также объединяет пятый сигнал управления импедансом и третий калибровочный сигнал ZQ3_CODE[N-1:0] посредством третьего логического модуля 522 таким образом, что образует третий целевой сигнал PD_MAIN_CODE, выполненный с возможностью управления функцией понижения уровня второго импедансного блока 53.

[00222] В некоторых вариантах реализации, как показано на ФИГ. 9, второй модуль 51 обработки сигналов может включать в себя пятый декодирующий модуль 511, шестой декодирующий модуль 512, четвертый модуль 513 выбора и пятый модуль 514 выбора.

[00223] Пятый декодирующий модуль 511 выполнен с возможностью приема первого операнда MR5 OP[2:1], декодирования первого операнда MR5 OP[2:1] и выдачи третьего декодированного сигнала RONpu_CODE[M:0].

[00224] Шестой декодирующий модуль 512 выполнен с возможностью приема второго операнда MR34 OP[2:0], декодирования второго операнда MR34 OP[2:0] и выдачи четвертого декодированного сигнала RTT_CODE[M:0].

[00225] Четвертый модуль 513 выбора выполнен с возможностью: приема второго сигнала PODTM_DQ_EN флага тестирования, третьего декодированного сигнала RONpu_CODE[M:0] и четвертого декодированного сигнала RTT_CODE[M:0]; и выбора одного из третьего декодированного сигнала RONpu_CODE[M:0] и четвертого декодированного сигнала RTT_CODE[M:0] для выдачи третьего сигнала управления тестовым состоянием в соответствии со вторым сигналом PODTM_DQ_EN флага тестирования.

[00226] Пятый модуль 514 выбора выполнен с возможностью: приема сигнала PODTM_EN задействования тестирования, третьего сигнала управления тестовым состоянием и третьего сигнала нетестового состояния; и выбора одного из третьего сигнала управления тестовым состоянием и третьего сигнала управления нетестовым состоянием для выдачи третьего сигнала управления импедансом в соответствии с сигналом PODTM_EN задействования тестирования. В настоящем документе сигнал PODTM_EN задействования тестирования выполнен с возможностью указания того, находится ли полупроводниковое запоминающее устройство 30 в заданном тестовом режиме.

[00227] Для второй схемы 321 формирователя, показанной на ФИГ. 9, в соответствии с различные заданиями третьего сигнала управления нетестовым состоянием и четвертого сигнала управления импедансом, могут быть два конкретных варианта реализации.

[00228] Согласно одному варианту реализации третий сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса соответствующего штырька DQ в состоянии завершения, а четвертый сигнал управления импедансом и пятый сигнал управления импедансом совместно выполнены с возможностью указания импеданса соответствующего штырька DQ в состоянии формирователя выходного сигнала. Таким образом, путем объединения стратегии управления сигналом штырька DQ в режиме PODTM со стратегией управления сигналом атрибута, относящегося к записи, реализовано управление импедансом в режиме PODTM.

[00229] Соответственно, как показано на ФИГ. 10, третий сигнал управления импедансом представлен как ODT_MUX[M:0], четвертый сигнал управления импедансом представлен как IMPpu_CODE[M:0], и пятый сигнал управления импедансом представлен как IMPpd_CODE[M:0]. В частности, по сравнению с ФИГ. 9, вторая схема 321 формирователя на ФИГ. 10 дополнительно включает в себя третий модуль 54 предварительной обработки и четвертый модуль 55 предварительной обработки. Третий модуль 54 предварительной обработки выполнен с возможностью декодирования первого операнда MR5 OP[2:1] для получения четвертого сигнала IMPpu_CODE[M:0] управления импедансом. Четвертый модуль 55 предварительной обработки выполнен с возможностью задания третьего сигнала управления нетестовым состоянием в соответствии с регистром MR34[5:3], охватывающим RTT_WR, регистром MR35[2:0], охватывающим RTT_NOM_WR, регистром MR35[5:3], охватывающим RTT_NOM_RD, регистром MR34[2:0], охватывающим RTT_PARK, и регистром MR33[5:3], охватывающим DQS_RTT_PARK. Кроме того, в следующем описании, если полупроводниковое ЗУ 30 находится в режиме PODTM, сигнал PODTM_EN задействования тестирования имеет уровень логической "1". Если соответствующий штырек 320 DQ является тестовым объектом режима PODTM, соответствующий первый сигнал PODTM_DQ_EN флага тестирования имеет уровень логической "1".

[00230] В данном случае основной принцип работы второй схемы 321 формирователя на ФИГ. 10 по существу является тем же самым, как и принцип работы первой схемы 311 формирователя на ФИГ. 7, и может быть понят со ссылкой на предшествующее описание для ФИГ. 7, которое не будет повторено в этом варианте реализации настоящего раскрытия. В частности, поскольку штырек 320 DQ в целом задействован в нормальном рабочем режиме, сигнал, выполненный с возможностью управления тем, будет ли задействован штырек 320 DQ, не установлен в Спецификации DDR5, так что по сравнению с первой схемой 311 формирователя на ФИГ. 7, вторая схема 321 формирователя на ФИГ. 10 имеет на один модуль выбора меньше. Кроме того, по сравнению с первой схемой 311 формирователя на ФИГ. 7, вторая схема 321 формирователя на ФИГ. 10 имеет на одну управляющую часть понижения уровня импеданса больше, а ее принцип обработки сигналов может быть отнесен к следующему описанию.

[00231] Согласно еще одному варианту реализации третий сигнал управления нетестовым состоянием и пятый сигнал управления нетестовым состоянием совместно выполнены с возможностью указания импеданса соответствующего штырька DQ в состоянии формирователя выходного сигнала, а четвертый сигнал управления импедансом выполнен с возможностью указания импеданса соответствующего штырька DQ в состоянии завершения. Таким образом, путем объединения стратегии управления сигналом штырька DQ в режиме PODTM со стратегией управления сигналом атрибута, относящегося к считыванию, реализовано управление импедансом в режиме PODTM.

[00232] Соответственно, как показано на ФИГ. 11, третий сигнал управления импедансом представлен как IMPpu_CODE[M:0], четвертый сигнал управления импедансом представлен как ODT_CTRL[M:0], и пятый сигнал управления импедансом представлен как IMPpd_CODE[M:0]. В частности, по сравнению с ФИГ. 9, полупроводниковое запоминающее устройство 30 на ФИГ. 11 также включает в себя третий модуль 54 предварительной обработки и четвертый модуль 55 предварительной обработки.

[00233] В данном случае принцип работы второй схемы 321 формирователя на ФИГ. 11 по существу является тем же самым, как и у первой схемы 311 формирователя на ФИГ. 8, который может быть соответственно понят со ссылкой на предшествующее описание для ФИГ. 8, которое не будет повторено в этом варианте реализации настоящего раскрытия. Подобным образом, по сравнению со второй схемой 321 формирователя на ФИГ. 11, первая схема 311 формирователя на ФИГ. 8 имеет на один модуль выбора меньше. По сравнению с первой схемой 311 формирователя на ФИГ. 8, вторая схема 321 формирователя на ФИГ. 11 имеет на одну управляющую часть понижения уровня импеданса больше, и ее принцип обработки сигналов может быть отнесен к следующему описанию.

[00234] Процесс обработки сигналов во второй схеме 321 формирователя будет описанный ниже со ссылкой на ФИГ. 10 или 11.

[00235] В некоторых вариантах реализации каждый из третьего декодированного сигнала RONpu_CODE[M:0], четвертого декодированного сигнала RTT_CODE[M:0], третьего сигнала управления тестовым состоянием, третьего сигнала управления нетестовым состоянием и третьего сигнала управления импедансом включает в себя (M+1)-битовый подсигнал. Четвертый модуль 513 выбора включает в себя (M+1) четвертых селекторов данных. Пятый модуль 514 выбора включает в себя (M+1) пятых селекторов данных. В настоящем документе входной конец одного четвертого селектора данных принимает 1-битовый подсигнал третьего декодированного сигнала RONpu_CODE[M:0] и 1-битовый подсигнал четвертого декодированного сигнала RTT_CODE[M:0], выходной конец одного четвертого селектора данных выполнен с возможностью выдачи 1-битового подсигнала третьего сигнала управления тестовым состоянием, а управляющие концы всех четвертых селекторов данных принимают второй сигнал PODTM_DQ_EN флага тестирования. Входной конец одного пятого селектора данных принимает 1-битовый подсигнал третьего сигнала управления тестовым состоянием и 1-битовый подсигнал третьего сигнала управления нетестовым состоянием, выходной конец одного пятого селектора данных выполнен с возможностью выдачи 1-битового подсигнала третьего сигнала управления импедансом, а управляющие концы всех пятых селекторов данных принимают сигнал PODTM_EN задействования тестирования.

[00236] Следует отметить, что третий сигнал управления тестовым состоянием представлен как третий сигнал [M:0] управления тестовым состоянием, третий сигнал управления нетестовым состоянием представлен как третий сигнал [M:0] управления нетестовым состоянием, а третий сигнал управления импедансом представлен как третий сигнал [M:0] управления импедансом. Таким образом, первый четвертый селектор данных принимает сигналы RONpu_CODE[0], RTT_CODE [0] и PODTM_DQ_EN соответственно и выбирает один из сигналов RONpu_CODE[0] и RTT_CODE[0] для выдачи третьего сигнала [0] управления тестовым состоянием в соответствии с сигналом PODTM_DQ_EN. Первый пятый селектор данных принимает третий сигнал [0] управления тестовым состоянием, третий сигнал [0] управления нетестовым состоянием и сигнал PODTM_EN соответственно и выбирает один из третьего сигнала [0] управления тестовым состоянием и третьего сигнала [0] управления нетестовым состоянием для выдачи третьего сигнала [0] управления импедансом в соответствии с сигналом PODTM_EN. Другие селекторы данных могут быть поняты по ссылке и аналогии.

[00237] В некоторых вариантах реализации четвертый сигнал управления импедансом включает в себя (M+1)-битовый подсигнал. Второй калибровочный сигнал ZQ2_CODE[N-1:0] и третий калибровочный сигнал ZQ3_CODE[N-1:0] включают в себя N-битовые подсигналы. Второй целевой сигнал PU2_MAIN_CODE и третий целевой сигнал PD_MAIN_CODE включают в себя А групп подсигналов. Каждая группа подсигналов включает в себя N-битовые подсигналы. В данном случае второй модуль 53 формирователя включает в себя А вторых импедансных блоков, а каждый второй импедансный блок выполнен с возможностью приема группы подсигналов во втором целевом сигнале PU2_MAIN_CODE и группу подсигналов в третьем целевом сигнале PD_MAIN_CODE. Таким образом, первый второй импедансный блок выполнен с возможностью приема целевых сигналов PU2_MAIN_CODE_1[N-1:0] и PD_MAIN_CODE_1[N-1:0], а второй второй импедансный блок выполнен с возможностью приема целевых сигналов PU2_MAIN_CODE_2[N-1:0] и PD_MAIN_CODE_2[N-1:0], …… А-тый второй импедансный блок выполнен с возможностью приема целевых сигналов PU2_MAIN_CODE_A[N-1:0] и PD_MAIN_CODE_A[N-1:0].

[00238] В настоящем документе второй логический модуль 521, в частности, выполнен с возможностью: определения того, будет ли задействована функция повышения уровня по меньшей мере одного второго импедансного блока в соответствии с третьим сигналом управления импедансом и четвертым сигналом управления импедансом; и задания, в случае, когда задействована функция повышения уровня а-того второго импедансного блока, состояния уровня а-той группы подсигналов во втором целевом сигнале PU2_MAIN_CODE в соответствии со вторым калибровочным сигналом ZQ2_CODE[N-1:0] для управления, таким образом, значением активного сопротивления второго импедансного блока, чтобы оно было стандартным значением активного сопротивления; или определения, в случае, когда функция повышения уровня а-того второго импедансного блока не задействована, что а-тая группа подсигналов во втором целевом сигнале PU2_MAIN_CODE находится в состоянии первого уровня. Третий логический модуль 522, в частности, выполнен с возможностью: определения того, следует ли задействовать функция повышения уровня по меньшей мере одного второго импедансного блока, в соответствии с пятым сигналом управления импедансом; и определения, в случае, когда задействована функция понижения уровня а-того второго импедансного блока, состояния уровня а-той группы подсигналов в третьем целевом сигнале PD_MAIN_CODE в соответствии с третьим калибровочным сигналом ZQ3_CODE[N-1:0] для управления значением активного сопротивления второго импедансного блока, чтобы оно было стандартным значением активного сопротивления; или определения того, в случае, когда функция понижения уровня а-того второго импедансного блока не задействована, чтобы а-тая группа подсигналов в третьем целевом сигнале PD_MAIN_CODE находилась в состоянии второго уровня.

[00239] Следует отметить, что действительный сигнал между третьим сигналом управления импедансом и четвертым сигналом управления импедансом и второй калибровочный сигнал ZQ2_CODE[N-1:0] объединены посредством второго логического модуля 521 таким образом, чтобы получить второй целевой сигнал PU2_MAIN_CODE, тем самым управляя функцией повышения уровня второго импедансного блока. Структура и функция второго логического модуля 521 по существу являются теми же самыми, как и у первого логического модуля 42, а принцип работы второго логического модуля 521 может быть отнесен к представленному выше описанию первого логического модуля 42 и не будет повторно описан в данном случае.

[00240] Третий логический модуль 533 выполнен с возможностью объединения пятого сигнал IMPpd_CODE[M:0] управления импедансом и третьего калибровочного сигнала ZQ3_CODE[N-1:0], чтобы получить третий целевой сигнал PD_MAIN_CODE и, таким образом, управлять функцией понижения уровня второго импедансного блока. Подобным образом 1-битовый подсигнал пятого сигнала IMPpd_CODE[M:0] управления импедансом управляет задействованием функции понижения уровня одного или более вторых импедансных блоков. На этом основании, если задействована функция понижения уровня функции определенного второго импедансного блока, понижающееся значение активного сопротивления второго импедансного блока калибруют до стандартного значения активного сопротивления, используя третий калибровочный сигнал ZQ3_CODE[N-1:0], так что осуществляется функция понижения уровня, в противном случае, если функция понижения уровня второго импедансного блока не задействована, соответствующую схему второго импедансного блока отсоединяют, используя фиксированный сигнал в состоянии второго уровня.

[00241] В некоторых вариантах реализации каждый второй импедансный блок включает в себя N третьих переключающих транзисторов (например, третий переключающий транзистор 531 на ФИГ. 10 или 11), N четвертых переключающих транзисторов (например, четвертый переключающий транзистор 532 на ФИГ. 10 или 11) и 2N вторых резисторов (например, второй резистор 533 на ФИГ. 10 или 11). Управляющий конец n-ого второго переключающего транзистора в а-том третьем импедансном блоке соединен с n-ым подсигналом в а-той группе подсигналов во втором целевом сигнале, первый конец одного третьего переключающего транзистора соединен с первым концом одного второго резистора, а второй конец одного третьего переключающего транзистора соединен с сигналом питания. Управляющий конец n-ого четвертого переключающего транзистора в а-том втором импедансном блоке соединен с n-ым подсигналом в а-той группе подсигналов в третьем целевом сигнале, первый конец одного четвертого переключающего транзистора соединен с сигналом заземления, второй конец одного четвертого переключающего транзистора соединен с первым концом одного второго резистора, а все вторые концы вторых 2N резисторов соединены со штырьком для DQ.

[00242] Следует отметить, что на ФИГ. 10 или 11, с первым вторым импедансным блоком в качестве примера, первый второй импедансный блок выполнен с возможностью приема первой группы подсигналов PU2_MAIN_CODE_1[N-1:0] во втором целевом сигнале и первой группы подсигналов PD_MAIN_CODE_1[N-1:0] в третьем целевом сигнале. В настоящем документе сигнал PU2_MAIN_CODE_1[N-1:0] включает в себя подсигналы PU2_MAIN_CODE_1[0], PU2_MAIN_CODE_1[1] … … PU2_MAIN_CODE_1[n-1], а каждый подсигнал выполнен с возможностью соответствующего управления рабочим состоянием одного третьего переключающего транзистора таким образом, что он управляет вторым импедансным блоком, который выполняет функцию повышения уровня со стандартным значением активного сопротивления или не выполняет функцию повышения уровня. Сигнал PD_MAIN_CODE_1[N-1:0] включает в себя подсигналы PD_MAIN_CODE_1[0], PD_MAIN_CODE_1[1] … … PD_MAIN_CODE_1[n-1], а подсигнал выполнен с возможностью соответствующего управления рабочим состоянием одного четвертого переключающего транзистора таким образом, что он управляет вторым импедансным блоком, который выполняет функцию понижения уровня со стандартным значением активного сопротивления или не выполняет функцию понижения уровня.

[00243] Кроме того, на ФИГ. 10 или 11 первый второй импедансный блок включает в себя три третьих переключающих транзистора (только один третий переключающий транзистор 531 снабжен ссылочным обозначением), три четвертых переключающих транзистора (только один четвертый переключающий транзистор 532 снабжен ссылочным обозначением) и шесть вторых резисторов (только один второй резистор 533 снабжен ссылочным обозначением), но в фактических сценариях количество все третьих переключающих транзисторов/четвертых переключающих транзисторов/вторых резисторов может быть большим или меньшим.

[00244] В практически осуществимой схемной логике первое состояние уровня является состоянием высокого уровня (логической "1"), а второе состояние уровня является состоянием низкого уровня (логическим "0"). Состояние высокого уровня относится к значению уровня, которое делает N-канальный полевой транзистор проводящим или P-канальный полевой транзистор непроводящим. Состояние низкого уровня относится к значению уровня, которое делает N-канальный полевой транзистор непроводящими или P-канальный полевой транзистор проводящим. Все подсигналы в первом сигнале с фиксированным уровнем являются сигналами высокого уровня, а второй сигнал с фиксированным уровнем является сигналом низкого уровня. В данном случае выбор первого сигнала с фиксированным уровнем и второго сигнала с фиксированным уровнем определен в соответствии со схемной логикой, при этом первый сигнал с фиксированным уровнем может быть сигналом VDD питания, а второй сигнал с фиксированным уровнем может быть сигналом VSS заземления.

[00245] Первый переключающий транзистор и третий переключающий транзистор оба являются P-канальными полевыми транзисторами, а второй переключающий транзистор и четвертый переключающий транзистор оба являются N-канальными полевыми транзисторы. Управляющий конец P-канального полевого транзистора является затвором, второй конец P-канального полевого транзистора является истоком, а первый конец P-канального полевого транзистора является стоком. Управляющий конец N-канального полевого транзистора является затвором, второй конец N-канального полевого транзистора является стоком, а первый конец N-канального полевого транзистора является истоком. Стандартное значение активного сопротивления составляет 240 Ом.

[00246] Варианты реализации настоящего раскрытия обеспечивают полупроводниковое ЗУ, поскольку как третий операнд (OP), так и четвертый операнд (OP) могут влиять на состояние импеданса штырька для маски данных (DM), при этом чтобы предотвратить ошибки обработки данных схемой обеспечена следующая стратегия управления импедансом: если четвертый операнд (OP) находится в первом состоянии, импеданс штырька для маски данных (DM) определяется в сочетании с состоянием третьего операнда (OP), а если четвертый операнд (OP) находится во втором состоянии, импеданс штырька для маски данных (DM) определяется непосредственно. Таким образом, импеданс штырька для маски данных (DM) может быть проверен в заданном тестовом режиме, чтобы предотвратить ошибки обработки данных схемой. Отношение между сигналом управления, который выполнен с возможностью управления тем, задействовать ли штырек для маски данных (DM), в DDR5, и управляющим сигналом, который выполнен с возможностью управления тем, является ли штырек для маски данных (DM) тестовым объектом, определяется в режиме PODTM. Импеданс штырька для маски данных (DM) может быть проверен в заданном тестовом режиме, чтобы предотвратить ошибки обработки данных схемой.

[00247] Согласно еще одному варианту реализации настоящего раскрытия сделана ссылка на ФИГ. 12, на котором показана принципиальная схема структуры состава электронного устройства 60 согласно одному варианту реализации настоящего раскрытия. Как показано на ФИГ. 12, электронное устройство 60 может включать в себя полупроводниковое запоминающее устройство 30, описанное в любом из предшествующих вариантов реализации.

[00248] В данном варианте реализации настоящего раскрытия полупроводниковое запоминающее устройство ЗУ 30 может быть чипом DRAM.

[00249] Кроме того, в некоторых вариантах реализации чип DRAM соответствует спецификации запоминающего устройства DDR5.

[00250] Варианты реализации настоящего раскрытия по существу относятся к способу управления и соответствующей управляющей схеме для штырька для маски данных (DM) полупроводникового запоминающего устройства. Обеспечена стратегия управления импедансом для штырька для маски данных (DM) в заданном тестовом режиме. Импеданс штырька для маски данных (DM) может быть проверен в заданном тестовом режиме, чтобы предотвратить ошибки обработки данных схемой.

[00251] Выше представлены только предпочтительные варианты реализации настоящего раскрытия, которые не предназначены для ограничения объема охраны настоящего раскрытия.

[00252] Следует отметить, что в этом раскрытии термины "включающий", "содержащий" или их любое другое видоизменение предназначены для охвата неисключительного включения, так что процесс, способ, изделие или устройство, включающие в себя последовательность элементов, включают в себя не только эти элементы, но также и другие элементы, не перечисленные явно, или элементы, присущие процессу, способу, изделию или устройству. Без дополнительных ограничений элемент, определенный предложением "включающий в себя...", не исключает существования других идентичных элементов в процессе, способе, изделии или устройстве, включающих в себя указанный элемент.

[00253] Представленные выше номера вариантов реализации настоящего раскрытия предназначены только для описания, и не представляют преимущества или недостатки вариантов реализации.

[00254] Способы, описанные в нескольких вариантах реализации способа, обеспеченных в настоящем раскрытии, могут быть объединены произвольно без противоречия для получения новых вариантов реализации способа.

[00255] Признаки, описанные в нескольких вариантах реализации продукта, обеспеченных в настоящем раскрытии, могут быть объединены произвольно без противоречия для получения нового варианта реализации продукта.

[00256] Признаки, описанные в нескольких способах или вариантах реализации устройства, обеспеченных в настоящем раскрытии, могут быть объединены произвольно без противоречия для получения новых вариантов реализации способа или вариантов реализации устройства.

[00257] Выше представлены только конкретные варианты реализации настоящего раскрытия, которые не предназначены для ограничения объем охраны настоящего раскрытия. Любые изменения или замены, очевидные для специалистов в данной области техники, находятся в пределах технического объема охраны, описанного в раскрытии, должны находиться в пределах объема охраны настоящего раскрытия. Таким образом, объем охраны настоящего раскрытия должен быть подчинен объему охраны, который определен формулой настоящего изобретения.

ПРОМЫШЛЕННАЯ ПРИМЕНИМОСТЬ

[00258] Варианты реализации настоящего раскрытия обеспечивают способ управления, полупроводниковое запоминающее устройство и электронное устройство. Обеспечена стратегия управления импедансом для штырька для маски данных (DM) в заданном тестовом режиме, так что может быть задан импеданс штырька для маски данных (DM) в заданном тестовом режиме. Кроме того, определено отношение между сигналом управления, выполненным с возможностью управления тем, задействовать ли штырек для маски данных (DM) в запоминающем устройстве DDR5, и сигналом управления, выполненным с возможностью управления тем, является ли штырек для маски данных (DM) тестовым объектом в режиме PODTM. Импеданс штырька для маски данных (DM) может быть проверен в заданном тестовом режиме, чтобы предотвратить ошибки обработки данных схемой.

Изобретение относится к области техники полупроводниковых ЗУ. Предложен способ управления полупроводниковым запоминающим устройством, полупроводниковое запоминающее устройство и электронное устройство, содержащее полупроводниковое запоминающее устройство. Предложена стратегия управления импедансом для штырька для маски данных в заданном тестовом режиме, так что может быть задан импеданс штырька для маски данных в заданном тестовом режиме. При этом определено отношение между сигналом управления, выполненным с возможностью управления тем, задействовать ли штырек для маски данных в синхронных динамических ЗУПВ с двойной скоростью передачи данных, и сигналом управления, выполненным с возможностью управления тем, является ли штырек для маски данных тестовым объектом в пакетном тестовом режиме формирователя выходного сигнала (режиме PODTM). Изобретение обеспечивает возможность проверки импеданса штырька для маски данных в заданном тестовом режиме, чтобы предотвратить ошибки обработки данных схемой. 3 н. и 13 з.п. ф-лы, 12 ил.

1. Способ управления, применяемый в полупроводниковом запоминающем устройстве, содержащем штырек для маски данных, выполненный с возможностью приема сигнала входной маски данных записи, причем способ включает:

в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, управление, когда четвертый операнд в первом регистре режима работы находится в первом состоянии, импедансом штырька для маски данных как первым значением, в соответствии с третьим операндом в третьем регистре режима работы; или

управление, когда четвертый операнд в первом регистре режима работы находится во втором состоянии, импедансом штырька для маски данных как вторым значением;

при этом четвертый операнд выполнен с возможностью указания того, задействовать ли штырек для маски данных, а третий операнд выполнен с возможностью указания того, является ли штырек для маски данных тестовым объектом в заданном тестовом режиме.

2. Способ управления по п. 1, согласно которому первое значение содержит первый параметр импеданса и второй параметр импеданса, а первое состояние указывает на то, чтобы задействовать штырек для маски данных; при этом управление импедансом штырька для маски данных как первым значением, в соответствии с третьим операндом в третьем регистре режима работы, включает:

управление, когда третий операнд находится в третьем состоянии, импедансом штырька для маски данных как первым параметром импеданса, в соответствии с первым операндом в первом регистре режима работы, при этом третье состояние указывает на то, что штырек для маски данных является тестовым объектом в заданном тестовом режиме;

управление, когда третий операнд находится в четвертом состоянии, импедансом штырька для маски данных как вторым параметром импеданса, в соответствии со вторым операндом во втором регистре режима работы, при этом четвертое состояние указывает на то, что штырек для маски данных не является тестовым объектом в заданном тестовом режиме;

при этом полупроводниковое запоминающее устройство дополнительно содержит по меньшей мере один штырек для данных, выполненный с возможностью приема или вывода данных, причем первый операнд выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька для данных в состоянии формирователя выходного сигнала является первым параметром импеданса, а второй операнд выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька для данных в состоянии завершения является вторым параметром импеданса.

3. Способ управления по п. 2, согласно которому второе значение содержит высокое состояние импеданса, при этом второе состояние указывает на то, чтобы не задействовать указанный штырек для маски данных; при этом управление импедансом штырька маски данных как вторым значением включает

управление штырьком для маски данных таким образом, чтобы он находился в состоянии высокого импеданса посредством первого сигнала с фиксированным уровнем.

4. Способ управления по п. 3, дополнительно включающий:

получение первого операнда и четвертого операнда, хранимых в первом регистре режима работы, второго операнда, хранимого во втором регистре режима работы, и третьего операнда, хранимого в третьем регистре режима работы;

декодирование третьего операнда и четвертого операнда соответственно для получения первого сигнала флага тестирования и сигнала управления задействованием; и

в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, выбор, в случае когда сигнал управления задействованием находится в состоянии первого уровня, первого операнда или второго операнда для управления импедансом штырька для маски данных в соответствии с состоянием уровня первого сигнала флага тестирования; или управление, в случае когда сигнал управления задействованием находится в состоянии второго уровня, штырьком для маски данных таким образом, чтобы он находился в состоянии высокого импеданса посредством первого сигнала с фиксированным уровнем;

при этом, когда четвертый операнд находится в первом состоянии, сигнал управления задействованием находится в состоянии первого уровня; когда четвертый операнд находится во втором состоянии, сигнал управления задействованием находится в состоянии второго уровня; когда третий операнд находится в третьем состоянии, первый сигнал флага тестирования находится в состоянии первого уровня; а когда третий операнд находится в четвертом состоянии, первый сигнал флага тестирования находится в состоянии второго уровня.

5. Способ управления по п. 4, согласно которому способ дополнительно включает:

определение первого сигнала управления нетестовым состоянием и второго сигнала управления импедансом;

в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, вывод, на основании одного из первого сигнала с фиксированным уровнем, первого операнда и второго операнда, первого сигнала управления импедансом в соответствии с состоянием уровня первого сигнала флага тестирования и состоянием уровня сигнала управления задействованием; или в ответ на то, что полупроводниковое запоминающее устройство не находится в заданном тестовом режиме, вывод, на основании первого управляющего сигнала нетестового состояния, первого сигнала управления импедансом; и

выбор одного из первого сигнала управления импедансом и второго сигнала управления импедансом для управления импедансом штырька для маски данных в соответствии с рабочим состоянием полупроводникового запоминающего устройства;

при этом первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька для маски данных в состоянии, отличающемся от заданного тестового состояния, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька для данных в состоянии формирователя выходного сигнала; или первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька для данных в состоянии формирователя выходного сигнала, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька для маски данных в состоянии, отличающемся от заданного тестового состояния.

6. Способ управления по п. 4 или 5, согласно которому заданный тестовый режим относится к пакетному тестовому режиму формирователя выходного сигнала, при этом указанный пакетный тестовый режим выполнен с возможностью проверки импеданса штырька для маски данных или по меньшей мере одного штырька для данных после упаковки;

при этом стандартный номер первого регистра режима работы равен 5, первый операнд относится к операнду от второго бита до первого бита, сохраненных в первом регистре режима работы, а четвертый операнд относится к операнду в пятом бите, сохраненном в первом регистре режима работы; при этом стандартный номер второго регистра режима работы равен 34, а второй операнд относится к операнду от второго бита до 0-го бита, сохраненных в третьем регистре режима работы; при этом стандартный номер третьего регистра режима работы равен 61, а третий операнд относится к операнду от 4-го бита до 0-го бита, сохраненных в третьем регистре режима работы; и

первое состояние уровня является состоянием высокого уровня, а второе состояние уровня является состоянием низкого уровня.

7. Полупроводниковое запоминающее устройство, содержащее штырек для маски данных, первый регистр режима работы, третий регистр режима работы и первую схему формирователя, при этом первая схема формирователя соединена с первым регистром режима работы, третьим регистром режима работы и штырьком для маски данных соответственно; при этом

штырек для маски данных выполнен с возможностью приема сигнала входной маски данных записи;

первая схема формирователя выполнена с возможностью, в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, управления, когда четвертый операнд в первом регистре режима работы находится в первом состоянии, импедансом штырька для маски данных как первым значением, в соответствии с третьим операндом в третьем регистре режима работы; или

управления, когда четвертый операнд в первом регистре режима работы находится во втором состоянии, импедансом штырька для маски данных как вторым значением;

при этом четвертый операнд выполнен с возможностью указания того, задействовать ли штырек для маски данных, а третий операнд выполнен с возможностью указания того, является ли штырек для маски данных тестовым объектом в заданном тестовом режиме.

8. Полупроводниковое запоминающее устройство по п. 7, дополнительно содержащее второй регистр режима работы, при этом второй регистр режима работы соединен с первой схемой формирователя; первое значение содержит первый параметр импеданса и второй параметр импеданса, а второе значение относится к высокому состоянию импеданса;

при этом первая схема формирователя, в частности, выполнена с возможностью: управления, в случае когда четвертый операнд находится в первом состоянии, а третий операнд находится в третьем состоянии, импедансом штырька для маски данных как первым параметром импеданса, в соответствии с первым операндом в первом регистре режима работы; или

управления, в случае когда четвертый операнд находится в первом состоянии, а третий операнд находится в четвертом состоянии, импедансом штырька для маски данных как вторым параметром импеданса, в соответствии со вторым операндом во втором регистре режима работы; или

управления, в случае когда четвертый операнд находится во втором состоянии, импедансом штырька для маски данных таким образом, чтобы он находился в состоянии высокого импеданса, в соответствии с первым сигналом с фиксированным уровнем;

при этом первое состояние указывает на то, чтобы задействовать штырек для маски данных, а второе состояние указывает на то, чтобы не задействовать штырек для маски данных; третье состояние указывает на то, что штырек для маски данных является тестовым объектом в заданном тестовом режиме, а четвертое состояние указывает на то, что штырек для маски данных не является тестовым объектом в заданном тестовом режиме; при этом полупроводниковое запоминающее устройство дополнительно содержит по меньшей мере один штырек для данных, выполненный с возможностью приема или вывода данных, первый операнд выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька для данных в состоянии формирователя выходного сигнала является первым параметром импеданса, а второй операнд выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька для данных в состоянии завершения является вторым параметром импеданса.

9. Полупроводниковое запоминающее устройство по п. 8, дополнительно содержащее первый декодирующий модуль и второй декодирующий модуль; при этом

первый регистр режима работы выполнен с возможностью хранения и вывода первого операнда и четвертого операнда;

второй регистр режима работы выполнен с возможностью хранения и вывода второго операнда;

третий регистр режима работы выполнен с возможностью хранения и вывода третьего операнда;

первый декодирующий модуль выполнен с возможностью приема третьего операнда, декодирования третьего операнда и вывода первого сигнала флага тестирования;

второй декодирующий модуль выполнен с возможностью приема четвертого операнда, декодирования четвертого операнда и вывода сигнала управления задействованием;

первая схема формирователя выполнена с возможностью: приема сигнала управления задействованием, первого сигнала флага тестирования, первого сигнала с фиксированным уровнем, первого операнда и второго операнда; и в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, управления, в случае когда сигнал управления задействованием находится в состоянии первого уровня, импедансом штырька для маски данных на основании первого операнда или второго операнда в соответствии с состоянием уровня первого сигнала флага тестирования; или управления, в случае когда сигнал управления задействованием находится в состоянии второго уровня, штырьком для маски данных таким образом, чтобы он находился в состоянии высокого импеданса посредством первого сигнала с фиксированным уровнем;

при этом, когда четвертый операнд находится в первом состоянии, сигнал управления задействованием находится в состоянии первого уровня; когда четвертый операнд находится во втором состоянии, сигнал управления задействованием находится в состоянии второго уровня; когда третий операнд находится в третьем состоянии, первый сигнал флага тестирования находится в состоянии первого уровня; и, когда третий операнд находится в четвертом состоянии, первый сигнал флага тестирования находится в состоянии второго уровня.

10. Полупроводниковое запоминающее устройство по п. 9, дополнительно выполненное с возможностью определения первого сигнала управления нетестовым состоянием, второго сигнала управления импедансом и первого калибровочного сигнала; при этом первый калибровочный сигнал выполнен с возможностью калибровки повышающегося значения активного сопротивления, а первая схема формирователя содержит:

первый модуль обработки сигналов, выполненный с возможностью приема первого сигнала флага тестирования, сигнала управления задействованием, первого сигнала с фиксированным уровнем, первого операнда, второго операнда и первого сигнала управления нетестовым состоянием; и выдачи, на основании одного из первого сигнала с фиксированным уровнем, первого операнда и второго операнда, первого сигнала управления импедансом в соответствии с состоянием уровня первого сигнала флага тестирования и состоянием уровня сигнала управления задействованием в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме; или вывода, на основании первого сигнала управления нетестовым состоянием, первого сигнала управления импедансом в ответ на то, что полупроводниковое запоминающее устройство не находится в заданном тестовом режиме;

первый логический модуль, выполненный с возможностью приема первого сигнала управления импедансом, второго сигнала управления импедансом и первого калибровочного сигнала; и выбора и логического объединения первого сигнала управления импедансом, второго сигнала управления импедансом и первого калибровочного сигнала для вывода первого целевого сигнала; и

первый модуль формирователя, содержащий множество первых импедансных блоков и выполненный с возможностью приема первого целевого сигнала и управления множеством первых импедансных блоков при использовании первого целевого сигнала таким образом, чтобы управлять импедансом штырька для маски данных;

при этом первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька для маски данных в состоянии, отличающемся от заданного тестового состояния, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька для данных в состоянии формирователя выходного сигнала; или первый управляющий сигнал нетестового состояния выполнен с возможностью указания импеданса штырька для данных в состоянии формирователя выходного сигнала, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька для маски данных в состоянии, отличающемся от заданного тестового состояния.

11. Полупроводниковое запоминающее устройство по п. 10, в котором первый модуль обработки сигналов содержит:

третий декодирующий модуль, выполненный с возможностью приема первого операнда, декодирования первого операнда и вывода первого декодированного сигнала;

четвертый декодирующий модуль, выполненный с возможностью приема второго операнда, декодирования второго операнда и вывода второго декодированного сигнала;

первый модуль выбора, выполненный с возможностью приема первого сигнала флага тестирования, первого декодированного сигнала и второго декодированного сигнала; и выбора, в соответствии с первым сигналом флага тестирования, одного из первого декодированного сигнала и второго декодированного сигнала для вывода первого сигнала предварительного выбора;

второй модуль выбора, выполненный с возможностью приема сигнала управления задействованием, первого сигнала предварительного выбора и первого сигнала с фиксированным уровнем; и выбора, в соответствии с состоянием уровня сигнала управления задействованием, одного из первого сигнала предварительного выбора и первого сигнала с фиксированным уровнем для выдачи первого управляющего сигнала тестового состояния; и

третий модуль выбора, выполненный с возможностью приема сигнала задействования тестирования, первого сигнала управления тестовым состоянием и первого сигнала управления нетестовым состоянием; и выбора, в соответствии с состоянием уровня сигнала задействования тестирования, одного из первого сигнала управления тестовым состоянием и первого сигнала управления нетестовым состоянием для выдачи первого сигнала управления импедансом; при этом сигнал задействования тестирования выполнен с возможностью указания того, находится ли полупроводниковое запоминающее устройство в заданном тестовом режиме.

12. Полупроводниковое запоминающее устройство по п. 11, в котором каждый из первого декодированного сигнала, второго декодированного сигнала, первого сигнала предварительного выбора, первого сигнала с фиксированным уровнем, первого управляющего сигнала тестового состояния, первого сигнала управления нетестовым состоянием и первого сигнала управления импедансом содержит (M+1)-битовый подсигнал, первый модуль выбора содержит (M+1) первых селекторов данных, второй модуль выбора содержит (M+1) вторых селекторов данных, а третий модуль выбора содержит (M+1) третьих селекторов данных; при этом

входной конец одного первого селектора данных принимает 1-битовый подсигнал первого декодированного сигнала и 1-битовый подсигнал второго декодированного сигнала, выходной конец одного первого селектора данных выполнен с возможностью вывода 1-битового подсигнала первого сигнала предварительного выбора, а управляющие концы всех первых селекторов данных принимают первый сигнал флага тестирования;

входной конец одного второго селектора данных принимает 1-битовый подсигнал первого сигнала предварительного выбора и 1-битовый подсигнал первого сигнала с фиксированным уровнем, выходной конец одного второго селектора данных выполнен с возможностью вывода 1-битового подсигнала первого сигнала управления тестовым состоянием, а управляющие концы всех вторых селекторов данных принимают сигнал управления задействованием;

входной конец одного третьего селектора данных принимает 1-битовый подсигнал первого сигнала тестового состояния и 1-битовый подсигнал первого сигнала управления нетестовым состоянием, выходной конец одного третьего селектора данных выполнен с возможностью выдачи 1-битового подсигнала первого сигнала управления импедансом, а управляющие концы всех третьих селекторов данных принимают сигнал задействования тестирования;

при этом М является положительным целым числом.

13. Полупроводниковое запоминающее устройство по п. 12, в котором второй сигнал управления импедансом содержит (M+1)-битовый подсигнал, первый калибровочный сигнал содержит N-битовые подсигналы, первый целевой сигнал содержит А групп подсигналов, а каждая группа подсигналов содержит N-битовые подсигналы; первый модуль формирователя содержит первые импедансные блоки, а каждый первый импедансный блок выполнен с возможностью приема группы подсигналов в первом целевом сигнале;

первый логический модуль, в частности, выполнен с возможностью определения того, задействована ли функция повышения уровня по меньшей мере одного первого импедансного блока, в соответствии с первым сигналом управления импедансом и вторым сигналом управления импедансом; и

определения, в случае когда задействована функция повышения уровня а-го первого импедансного блока, состояния уровня а-й группы подсигналов в первом целевом сигнале в соответствии с первым калибровочным сигналом таким образом, чтобы управлять значением активного сопротивления а-го первого импедансного блока таким образом, чтобы оно было стандартным значением активного сопротивления; или определения того, в случае когда функция повышения уровня а-го первого импедансного блока не задействована, что а-я группа подсигналов в первом целевом сигнале находится в состоянии первого уровня;

при этом все из чисел a, N и A являются целыми числами, чило а меньше чем или равно A и (M+1) меньше или равно A.

14. Полупроводниковое запоминающее устройство по п. 13, в котором каждый первый импедансный блок содержит N первых переключающих транзисторов, N вторых переключающих транзисторов и 2N первых резисторов;

управляющий конец n-го первого переключающего транзистора в а-м первом импедансном блоке соединен с n-м подсигналом в а-й группе подсигналов в первом целевом сигнале, первый конец одного первого переключающего транзистора соединен с первым концом одного первого резистора, а второй конец одного первого переключающего транзистора соединен с сигналом питания;

управляющий конец одного второго переключающего транзистора соединен со вторым сигналом с фиксированным уровнем, первый конец одного второго переключающего транзистора соединен с сигналом заземления, второй конец одного второго переключающего транзистора соединен с первым концом одного первого резистора, а вторые концы 2N первых резисторов все соединены со штырьком для маски данных;

при этом n - целое число, причем n меньше или равно N.

15. Полупроводниковое запоминающее устройство по п. 14, в котором:

первый переключающий транзистор представляет собой P-канальный полевой транзистор, а второй переключающий транзистор представляет собой N-канальный полевой транзистор; управляющий конец P-канального полевого транзистора является затвором, второй конец P-канального полевого транзистора является истоком, первый конец P-канального полевого транзистора является стоком, управляющий конец N-канального полевого транзистора является затвором, второй конец N-канального полевого транзистора является стоком, а первый конец N-канального полевого транзистора является истоком;

первое состояние уровня является состоянием высокого уровня, второе состояние уровня является состоянием низкого уровня, подсигналы в первом сигнале с фиксированным уровнем являются сигналами высокого уровня, а второй сигнал с фиксированным уровнем является сигналом низкого уровня; и

стандартное значение активного сопротивления составляет 240 Ом.

16. Электронное устройство, содержащее полупроводниковое запоминающее устройство по любому из пп. 7-15.