СПОСОБ УПРАВЛЕНИЯ, ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО И ЭЛЕКТРОННОЕ УСТРОЙСТВО Российский патент 2024 года по МПК G11C29/12 

ПЕРЕКРЕСТНАЯ ССЫЛКА НА РОДСТВЕННЫЕ ЗАЯВКИ

[0001] Настоящее раскрытие основано на и испрашивает приоритет по заявке на патент Китая № 202210306571.2, поданной 25 марта 2022 г., и заявке на патент Китая № 202210501554.4, поданной 9 мая 2022 г., раскрытие которых полностью включено в настоящий документ посредством ссылки.

ОБЛАСТЬ ТЕХНИКИ

[0002] Настоящее раскрытие относится к области полупроводниковых запоминающих устройств, в частности, к способу управления, полупроводниковому запоминающему устройству и электронному устройству.

УРОВЕНЬ ТЕХНИКИ

[0003] Динамическое запоминающее устройство с произвольным доступом (Dynamic Random Access Memory, DRAM) представляет собой полупроводниковое запоминающее устройство, обычно используемое в компьютерах и по меньшей мере имеющее штырек для данных (Data Pin, DQ) и штырек для маски данных (Data Mask Pin, DM). В данном случае штырек DQ имеет две функции: запись данных и чтение данных, а штырек DM выполнен с возможностью приема сигнала входной маски данных записи и маскирования ненужных входных данных во время выполнения операции записи, и поддерживает только функцию записи данных. В пятом издании спецификации запоминающего устройства (альтернативно называемом SDRAM 5 с удвоенной скоростью передачи данных (Double Data Rate 5 SDRAM, DDR5)) в некоторых тестовых режимах необходимо проверять импеданс штырька DM или штырька DQ.

РАСКРЫТИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯ

[0004] В настоящем раскрытии предложен способ управления, полупроводниковое запоминающее устройство и электронное устройство, а также определен способ управления импедансом для штырька DM в заданном тестовом режиме для тестирования импеданса штырька DM в заданном тестовом режиме и предотвращения возникновения ошибок обработки данных схемой.

[0005] В первом аспекте в вариантах осуществления настоящего изобретения предложен способ управления, применяемый в полупроводниковом запоминающем устройстве. Полупроводниковое запоминающее устройство может включать в себя штырек DM, который может быть выполнен с возможностью приема сигнала входной маски данных записи. Способ может включать следующие операции.

[0006] Декодируют третий операнд (Operand, OP) в третьем регистре режима работы (Mode Register, MR) и четвертый OP в первом MR.

[0007] В ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, в случае, когда третий OP удовлетворяет первому условию декодирования, импедансом штырька DM управляют как первым значением. Или же, в случае, когда третий OP удовлетворяет второму условию декодирования, импедансом штырька DM управляют как вторым значением, соответствующим четвертому OP.

[0008] В данном случае третий OP может быть выполнен с возможностью указания того, является ли штырек DM объектом тестирования в заданном тестовом режиме, а четвертый OP может быть выполнен с возможностью указания того, задействован ли штырек DM.

[0009] Во втором аспекте в вариантах осуществления настоящего изобретения предложено полупроводниковое запоминающее устройство. Полупроводниковое запоминающее устройство может включать в себя DM, первый MR, третий MR и первую схему формирователя. Первая схема формирователя соединена, соответственно, с первым MR, третьим MR и штырьком DM.

[0010] Штырек DM может быть выполнен с возможностью приема сигнала входной маски данных записи.

[0011] Первая схема формирователя может быть выполнена с возможностью декодирования третьего OP в третьем MR и четвертого OP в первом MR; и управления, в случае, когда третий OP удовлетворяет первому условию декодирования, импедансом штырька DM как первым значением, в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме; или управления, в случае, когда третий OP удовлетворяет второму условию декодирования, импедансом штырька DM как вторым значением, соответствующим четвертому OP.

[0012] В данном случае третий OP может быть выполнен с возможностью указания того, является ли штырек DM объектом тестирования в заданном тестовом режиме, а четвертый OP может быть выполнен с возможностью указания того, задействован ли штырек DM.

[0013] В третьем аспекте в вариантах осуществления настоящего изобретения предложено электронное устройство, которое может включать в себя полупроводниковое запоминающее устройство, описанное во втором аспекте.

[0014] В вариантах осуществления настоящего изобретения предложен способ управления, полупроводниковое запоминающее устройство и электронное устройство. Определяют отношение между сигналом управления, выполненным с возможностью управления тем, задействован ли штырек DM в DDR5, и сигналом управления, выполненным с возможностью управления тем, является ли штырек DM объектом тестирования в пакетном тестовом режиме формирователя выходного сигнала (Package Output Driver Test Mode, PODTM). Импеданс штырька DM может быть протестирован в заданном тестовом режиме для предотвращения ошибок обработки данных схемой.

КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ

[0015] На фиг. 1 представлена блок-схема способа управления согласно одному варианту осуществления настоящего изобретения.

[0016] На фиг. 2 представлена блок-схема еще одного способа управления согласно одному варианту осуществления настоящего изобретения.

[0017] На фиг. 3 представлена принципиальная структурная схема полупроводникового запоминающего устройства согласно одному варианту осуществления настоящего изобретения.

[0018] На фиг. 4 представлена принципиальная структурная схема еще одного полупроводникового запоминающего устройства согласно одному варианту осуществления настоящего изобретения.

[0019] На фиг. 5 представлена принципиальная структурная схема первого модуля декодирования согласно одному варианту осуществления настоящего изобретения.

[0020] На фиг. 6 представлена принципиальная структурная схема первой схемы формирователя согласно одному варианту осуществления настоящего изобретения.

[0021] На фиг. 7 представлена подробная принципиальная структурная схема I первой схемы формирователя согласно одному варианту осуществления настоящего изобретения.

[0022] На фиг. 8 представлена подробная принципиальная структурная схема II первой схемы формирователя согласно одному варианту осуществления настоящего изобретения.

[0023] На фиг. 9 представлена принципиальная структурная схема второй схемы формирователя согласно одному варианту осуществления настоящего изобретения.

[0024] На фиг. 10 представлена подробная принципиальная структурная схема I второй схемы формирователя согласно одному варианту осуществления настоящего изобретения.

[0025] На фиг. 11 представлена подробная принципиальная структурная схема II второй схемы формирователя согласно одному варианту осуществления настоящего изобретения.

[0026] На фиг. 12 представлена принципиальная структурная схема еще одной первой схемы формирователя согласно одному варианту осуществления настоящего изобретения.

[0027] На фиг. 13 представлена подробная принципиальная структурная схема I еще одной первой схемы формирователя согласно одному варианту осуществления настоящего изобретения.

[0028] На фиг. 14 представлена подробная принципиальная структурная схема II еще одной первой схемы формирователя согласно одному варианту осуществления настоящего изобретения.

[0029] На фиг. 15 представлена принципиальная схема составной структуры электрического устройства согласно одному варианту осуществления настоящего изобретения.

ОСУЩЕСТВЛЕНИЕ ИЗОБРЕТЕНИЯ

[0030] Технические решения в вариантах осуществления настоящего изобретения будут ясно и полностью описаны в сочетании с чертежами в вариантах осуществления настоящего изобретения. Следует понимать, что конкретные варианты осуществления, описанные в настоящем документе, используются только для иллюстрации соответствующего изобретения, но не предназначены для его ограничения. Кроме того, следует отметить, что для удобства описания на чертежах показаны только части, относящиеся к соответствующему раскрытию.

[0031] Если не указано иное, все технические и научные термины, используемые в настоящем документе, имеют значение, в котором их обычно понимают специалисты в области техники настоящего изобретения. Термины, используемые в настоящем документе, предназначены только для целей описания вариантов осуществления настоящего изобретения и не предназначены для его ограничения.

[0032] В нижеследующем описании сделана ссылка на «некоторые варианты осуществления», которые описывают подмножество всех возможных вариантов осуществления, но следует понимать, что «некоторые варианты осуществления» могут представлять собой одинаковые или разные подмножества всех возможных вариантов осуществления и могут быть объединены друг с другом без возникновения конфликтов.

[0033] Следует отметить, что термины «первый\второй\третий», используемые в вариантах осуществления настоящего изобретения, использованы только для различения аналогичных объектов и не представляют конкретный порядок объектов. Следует понимать, что конкретный порядок или последовательность «первый\второй\третий» могут быть взаимозаменяемыми при возможных обстоятельствах, так что варианты осуществления настоящего изобретения, описанные в настоящем документе, могут быть реализованы в порядке, отличном от проиллюстрированного или описанного в настоящем документе.

[0034] Ниже приведены пояснения профессиональных терминов, используемых в вариантах осуществления настоящего изобретения, и соответствующая взаимосвязь некоторых существительных:

[0035] Динамическое запоминающее устройство с произвольным доступом (Dynamic Random Access Memory, DRAM)

[0036] Синхронное динамическое запоминающее устройство с произвольным доступом (Synchronous Dynamic Random Access Memory, SDRAM)

[0037] SDRAM с удвоенной скоростью передачи данных (Double Data Rate SDRAM, DDR)

[0038] Спецификация DDR5 (DDR5 Specification, DDR5 SPEC)

[0039] Штырек для данных (Data Pin, DQ)

[0040] Штырек для маски данных (Data Mask Pin, DM)

[0041] Пакетный тестовый режим формирователя выходного сигнала (Package Output Driver Test Mode, PODTM)

[0042] Регистр режима работы (Mode Register, MR)

[0043] Операнд (Operand, OP)

[0044] В DDR5 SPEC определен новый тестовый режим, называемый PODTM, который выполнен с возможностью задействования формирователя выходного сигнала штырька DQ или штырька DM через хост после упаковки микросхемы, при этом другие штырьки DQ или штырьки DM находятся в состоянии завершения, что позволяет проверить, соответствует ли ожидаемому повышенный импеданс задействованного штырька DQ или штырька DM в состоянии формирователя выходного сигнала. Однако поскольку состояние формирователя выходного сигнала штырька DM изначально не определено, PODTM может быть не адаптирован для штырька DM и легко возникают ошибки обработки данных схемой.

[0045] Исходя из этого, в вариантах осуществления настоящего изобретения предложен способ управления. Предложена стратегия управления импедансом для штырька DM в заданном тестовом режиме, позволяющая тестировать импеданс штырька DM в заданном тестовом режиме для предотвращения ошибок обработки данных схемой.

[0046] Варианты осуществления настоящего изобретения будут подробно описаны ниже со ссылкой на прилагаемые чертежи.

[0047] В одном варианте осуществления настоящего изобретения предложен способ управления, который может включать следующее: когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме, если штырек DM выбран в качестве объекта тестирования, импедансом штырька DM управляют как первым импедансным параметром посредством первого регистра режима работы MR; или, если DM не является объектом тестирования, импедансом DM управляют как вторым импедансным параметром посредством второго MR.

[0048] Следует отметить, что этот способ управления, предложенный в варианте осуществления настоящего изобретения, применим к полупроводниковому запоминающему устройству. Полупроводниковое запоминающее устройство включает в себя штырек DM и по меньшей мере один штырек DQ. В данном случае штырек DQ выполнен с возможностью приема или вывода данных и имеет функцию записи или функцию чтения, а также имеет состояние завершения и состояние формирователя выходного сигнала. Штырек DM выполнен с возможностью приема сигнала входной маски данных записи и имеет только функцию записи, а также имеет состояние завершения.

[0049] В варианте осуществления настоящего изобретения заданный тестовый режим представляет собой PODTM, представленный в DDR5, а PODTM выполнен с возможностью тестирования импеданса штырька DM или по меньшей мере одного штырька DQ после упаковки. Более конкретно, PODTM позволяет хосту тестировать повышенный импеданс штырька DM или штырька DQ.

[0050] Когда штырек DM выбран в качестве объекта тестирования в PODTM, первый MR выполнен с возможностью управления импедансом штырька DM как первым импедансным параметром. В данном случае, поскольку первый MR выполнен с возможностью указания повышенного импеданса штырька DQ в состоянии формирователя выходного сигнала, хост может протестировать повышенный импеданс, относящийся к формирователю выходного сигнала штырька DM и нет необходимости в определении состояния формирователя выходного сигнала штырька DM.

[0051] Когда штырек DM не является объектом тестирования в PODTM, второй MR выполнен с возможностью управления импедансом штырька DM как вторым импедансным параметром. В данном случае, поскольку второй MR выполнен с возможностью указания импеданса в состоянии завершения, может быть исключено влияние штырька DM на результат тестирования выбранного объекта тестирования.

[0052] Таким образом, когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме, первый MR и второй MR выполнены с возможностью непосредственного определения импеданса штырька DM. Для штырька DM нет необходимости в добавлении определения состояния формирователя выходного сигнала и соответствующей схемы управления для заданного тестового режима, чтобы обеспечить адаптацию заданного тестового режима к штырьку DM. Импеданс штырька DM может быть протестирован в заданном тестовом режиме для предотвращения ошибок обработки данных схемой.

[0053] В некоторых вариантах осуществления способ дополнительно включает следующее: когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме, если штырек DQ выбран в качестве объекта тестирования, импедансом штырька DQ управляют как первым импедансным параметром посредством первого MR; или, если штырек DQ не является объектом тестирования, импедансом штырька DQ управляют как вторым импедансным параметром посредством второго MR.

[0054] Таким образом, когда штырек DQ выбран в качестве объекта тестирования в PODTM, повышенным импедансом формирователя выходного сигнала штырька DQ управляют посредством первого MR таким образом, чтобы получить результат тестирования штырька DQ. Когда штырек DQ не используют в качестве объекта тестирования в PODTM, штырьком DQ управляют для его нахождения в состоянии завершения посредством второго MR таким образом, чтобы избежать влияния штырька DQ на результат тестирования выбранного объекта тестирования.

[0055] В некоторых вариантах осуществления определяют, что полупроводниковое запоминающее устройство входит в заданный тестовый режим и выбирает объект тестирования, посредством третьего MR; либо определяют, что полупроводниковое запоминающее устройство не входит в заданный тестовый режим, посредством третьего МР.

[0056] Следует понимать, что каждый MR имеет множество OP для обеспечения соответствующих функций управления. В варианте осуществления настоящего изобретения OP, относящийся к варианту осуществления настоящего изобретения в первом MR, упоминается как первый OP, OP, относящийся к варианту осуществления настоящего изобретения во втором MR, упоминается как второй OP, и OP, относящийся к варианту осуществления настоящего изобретения в третьем MR, упоминается как третий OP.

[0057] Другими словами, в варианте осуществления настоящего изобретения определяется, входит ли полупроводниковое запоминающее устройство в PODTM, с помощью третьего OP в третьем MR, и в случае входа в PODTM объект тестирования выбирают из штырька DM и по меньшей мере одного штырька DQ. Затем импедансом выбранного объекта тестирования управляют как первым импедансным параметром (по существу повышенным импедансом формирователя выходного сигнала) посредством первого OP в первом MR, а импедансом невыбранного штырька управляют как вторым импедансным параметром (по существу импедансом завершения) посредством второго OP во втором MR таким образом, чтобы получить результат проверки импеданса объекта тестирования. Для штырька DM нет необходимости в добавлении определения состояния формирователя выходного сигнала и соответствующей схемы управления для заданного тестового режима, чтобы обеспечить адаптацию заданного тестового режима к штырьку DM. Импеданс штырька DM может быть протестирован в заданном тестовом режиме для предотвращения ошибок обработки данных схемой.

[0058] В некоторых вариантах осуществления стандартный номер первого MR равен 5, а первый OP представляет собой OP от второго бита до первого бита, хранимых в первом MR, представленном как MR5 OP[2:1]. Стандартный номер второго MR равен 34, а второй OP представляет собой OP от второго бита до 0-го бита, хранимых во втором MR, представленном как MR34 OP[2:0]. Стандартный номер третьего MR равен 61, а третий OP представляет собой OP от 4-го бита до 0-го бита, хранимых во третьем MR, представленном как MR61 OP[4:0]. В данном случае стандартный номер представляет собой номер MR в DDR5.

[0059] Третий OP MR61 OP[4:0], первый OP MR5 OP[2:1] и второй OP MR34 OP[2:0] подробно описаны ниже в сочетании с таблицами 1-3.

[0060] Как показано в таблице 1, MR61 OP[4:0] выполнен с возможностью определения необходимости входа в PODTM и определения выбранного штырька. Следует понимать, что количество штырьков DM и штырьков DQ различно для полупроводниковых запоминающих устройств с разным количеством битов. Для 4-битового (X4) запоминающего устройства применяют один штырек DM младших битов (представленный как DML) и четыре штырька DQ младших битов (соответственно, обозначаемые как DQL0-DQL3). Для 8-битового (X8) запоминающего устройства применяют один штырек DM младших битов (представленный как DML) и восемь штырьков DQ младших битов (соответственно, обозначаемые как DQL0-DQL7). Для 16-битового (X16) запоминающего устройства применяют один штырек DM младших битов (представленный как DML), один штырек DM старших битов (представленный как DMU), восемь штырьков DQ младших битов (соответственно обозначаемые как DQL0-DQL8) и восемь штырьков DQ старших битов (соответственно, обозначаемые как DQU0-DQU8).

[0061] Если MR61 OP[4:0] = 00000_B, это означает, что полупроводниковое запоминающее устройство не находится в PODTM. Если значение MR61 OP[4:0] представляет собой любую комбинацию, отличную от 00000_B в таблице 1, это означает, что полупроводниковое запоминающее устройство находится в PODTM. В частности, если MR61 OP[4:0] = 00001_B, это означает, что объектом тестирования является DML. Если MR61 OP[4:0] = 00010_B, это означает, что объектом тестирования является DMU (действительно только для 16-битового запоминающего устройства). В частности, если MR61 OP[4:0] = 10000_B, это означает, что объектом тестирования является штырек DQ 0-го бита DQL0. Другие параметры могут быть поняты со ссылкой на описанные ранее и их объяснение может не приводиться один за другим.

Таблица 1 MR и OP Функция Описание параметра MR61 OP[4:0] Пакетный тестовый режим формирователя выходного сигнала 00000_B: Пакетный тест выключен (по умолчанию)
00001_B: Пакетный тест DML
00010_B: Пакетный тест DMU (только X16)
10000_B: Пакетный тест DQL0
10001_B: Пакетный тест DQL1
10010_B: Пакетный тест DQL2
10011_B: Пакетный тест DQL3
10100_B: Пакетный тест DQL4 (только X8 и X16)
10101_B: Пакетный тест DQL5 (только X8 и X16)
10110_B: Пакетный тест DQL6 (только X8 и X16)
10111_B: Пакетный тест DQL7 (только X8 и X16)
11000_B: Пакетный тест DQU0 (только X16)
11001_B: Пакетный тест DQU1 (только X16)
11010_B: Пакетный тест DQU2 (только X16)
11011_B: Пакетный тест DQU3 (только X16)
11100_B: Пакетный тест DQU4 (только X16)
11101_B: Пакетный тест DQU5 (только X16)
11110_B: Пакетный тест DQU6 (только X16)
11111_B: Пакетный тест DQU7 (только X16)

[0062] Как показано в таблице 2, MR5 OP[2:1] выполнен с возможностью определения повышенного импеданса формирователя выходного сигнала штырька DQ, таким образом, импедансом выбранного штырька управляют как первым импедансным параметром посредством MR5 OP[2:1] в PODTM.

[0063] Если MR5 OP[2:1] = 00_B, это означает, что повышенный импеданс формирователя входного сигнала должен быть равен RZQ/7, т. е. 34 Ом. Если MR5 OP[2:1] = 01_B, это означает, что повышенный импеданс формирователя входного сигнала должен быть равен RZQ/6, т. е. 40 Ом. Если MR5 OP[2:1] = 10_B, это означает, что повышенный импеданс формирователя входного сигнала должен быть равен RZQ/5, т. е. 48 Ом. В данном случае RZQ является стандартным значением сопротивления, т. е. 240 Ом.

Таблица 2 MR и OP Функция Описание параметра MR5 OP[2:1] Повышенный импеданс формирователя выходного сигнала 00_B: RZQ/7 (34)
01_B: RZQ/6 (40)
10_B: RZQ/5 (48)

[0064] Как показано в таблице 3, MR34 OP[2:0] выполнен с возможностью определения импеданса завершения (RTT_PARK) штырька DQ или штырька DM, таким образом, импедансом выбранного штырька управляют как вторым импедансным параметром посредством MR34 OP[2:0] в PODTM.

[0065] Если MR5 OP[2:0] = 001_B, это означает, что импеданс завершения равен RZQ, т. е. 240 Ом. Если MR5 OP[2:0] = 010_B, это означает, что импеданс завершения равен RZQ/2, т. е. 120 Ом. Другие параметры могут быть поняты со ссылкой на описанные ранее и их объяснение может не приводиться один за другим.

Таблица 3 MR и OP Функция Описание параметра MR34 OP[2:0] RTT_PARK 000_B: RTT_OFF по умолчанию
001_B: RZQ (240)
010_B: RZQ/2 (120)
011_B: RZQ/3 (80)
100_B: RZQ/4 (60)
101_B: RZQ/5 (48)
110_B: RZQ/6 (40)
111_B: RZQ/7 (34)

[0066] Кроме того, необъясненные данные в таблицах 1-3 можно понять со ссылкой на DDR5 SPEC.

[0067] Как следует из вышеизложенного, когда DRAM находится в PODTM, хост выполнен с возможностью независимого включения схемы формирователя выходного сигнала одного штырька в DRAM и одновременного управления другими штырьками таким образом, чтобы они находились в состоянии завершения, для выполнения характеристического теста на упакованном DRAM. Чтобы включить PODTM, хост выбирает штырек DM или штырек DQ в качестве целевого объекта тестирования, установив MR61: OP [4:0], а также хост управляет значением повышенного импеданса схемы формирователя выходного сигнала целевого объекта тестирования таким образом, чтобы оно было равно 34 Ом, установив MR5 OP[2:1] = 00_B. Между тем, состояние импеданса остальных штырьков DM или штырьков DQ в DRAM определяют как RTT_PARK с использованием MR34 OP[2:0]. Следует отметить, что с использованием MR5 OP[5] определяют, задействован ли штырек DM. Кроме того, если штырек DM выбран в качестве целевого объекта тестирования в PODTM, DRAM может установить импеданс штырька DM в соответствии с MR5 OP[2:1].

[0068] В некоторых вариантах осуществления в случае определения того, что полупроводниковое запоминающее устройство входит в заданный тестовый режим, способ дополнительно включает следующие операции.

[0069] Получают первый OP, хранимый в первом MR, второй OP, хранимый во втором MR и третий OP, хранимый в третьем MR.

[0070] Обработку декодированием выполняют на третьем OP для получения первого сигнала флага тестирования и по меньшей мере одного второго сигнала флага тестирования. В данном случае первый сигнал флага тестирования указывает, является ли штырек DM объектом тестирования, а второй сигнал флага тестирования указывает, является ли штырек DQ объектом тестирования.

[0071] Один из первого OP и второго OP выбирают в соответствии с первым сигналом флага тестирования для управления импедансом штырька DM.

[0072] Следует отметить, что первый сигнал флага тестирования представляет собой внутренний сигнал флага, введенный для штырька DM для указания того, является ли штырек DM объектом тестирования в PODTM. Второй сигнал флага тестирования представляет собой внутренний сигнал флага, введенный для штырька DQ для указания того, является ли штырек DQ объектом тестирования в PODTM. Как первый сигнал флага тестирования, так и второй сигнал флага тестирования получают путем декодирования в соответствии с MR61 OP[4:0], который может, в частности, относиться к таблице 1.

[0073] Ниже для примера представлен конкретный способ обработки сигналов, позволяющий реализовать указанный выше механизм.

[0074] В некоторых вариантах осуществления, для штырька DM, способ дополнительно включает следующие операции.

[0075] Определяют первый сигнал управления нетестовым состоянием и второй сигнал управления импедансом.

[0076] Когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме, первый сигнал управления импедансом определяют на основании одного из первого OP и второго OP в соответствии с первым сигналом флага тестирования. Или же, когда полупроводниковое запоминающее устройство не находится в заданном тестовом режиме, первый сигнал управления импедансом определяют на основании первого сигнала управления нетестовым состоянием.

[0077] Один из первого сигнала управления импедансом и второго сигнала управления импедансом выбирают для управления импедансом штырька DM в соответствии с рабочим состоянием полупроводникового запоминающего устройства.

[0078] Следует отметить, что хотя функции штырька DM и штырька DQ различны, для штырька DM и штырька DQ используют аналогичные принципы управления сигналами и структуры схем для удобства промышленного производства. В частности, каждый штырек можно рассматривать как имеющий атрибут, относящийся к чтению, и атрибут, относящийся к записи, и конечным импедансом каждого штырька управляют с помощью действующего сигнала в сигнале, соответствующем атрибуту, относящемуся к чтению, и в сигнале, соответствующем атрибуту, относящемуся к записи. Таким образом, каждый штырек, соответственно, поддерживает функцию чтения и функцию записи в различных рабочих сценариях (хотя функция чтения для штырька DM отключена).

[0079] В одном случае первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька DM в состоянии, отличном от заданного тестового состояния, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька DQ в состоянии формирователя выходного сигнала. В данном случае импеданс штырька DM в состоянии, отличном от заданного тестового состояния, может включать в себя импеданс при нормальной операции записи и импеданс при отсутствии записи или отсутствии чтения, каждый из которых относится к атрибуту, относящемуся к записи.

[0080] При этом первый сигнал управления нетестовым состоянием можно понимать как сигнал, соответствующий атрибуту, относящемуся к записи, а второй сигнал управления импедансом можно понимать как сигнал, соответствующий атрибуту, относящемуся к чтению. Таким образом, в PODTM первый сигнал управления импедансом, соответствующий PODTM, определяют в соответствии с одним из первого OP или второго OP. Или же в режиме, отличном от PODTM, первый сигнал управления импедансом, соответствующий атрибуту, относящемуся к записи, определяют в соответствии с первым сигналом управления нетестовым состоянием. Затем, в соответствии с рабочим состоянием полупроводникового запоминающего устройства импедансом штырька DM управляют с использованием PODTM или первого сигнала управления импедансом, соответствующего атрибуту, относящемуся к записи, или второго сигнала управления импедансом, соответствующего атрибуту, относящемуся к чтению. В частности, рабочие состояния полупроводникового запоминающего устройства могут включать состояние записи, состояние чтения, состояние без чтения и без записи и заданный тестовый режим (PODTM). В данном случае, (1) когда полупроводниковое запоминающее устройство находится в состоянии записи, или в состоянии без чтения и без записи, либо в заданном тестовом режиме, импедансом штырька DM управляют с использованием первого сигнала управления импедансом. (2) Когда полупроводниковое запоминающее устройство находится в состоянии чтения, импедансом штырька DM управляют с использованием второго сигнала управления импедансом.

[0081] Таким образом, путем объединения стратегии управления сигналом штырька DM в PODTM со стратегией управления сигналом для атрибута, относящегося к записи, реализуют управление импедансом в PODTM.

[0082] Еще в одном случае первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька DQ в состоянии формирователя выходного сигнала, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька DM в состоянии, отличном от заданного тестового состояния.

[0083] При этом первый сигнал управления нетестовым состоянием можно понимать как сигнал, соответствующий атрибуту, относящемуся к чтению, а второй сигнал управления импедансом можно понимать как сигнал, соответствующий атрибуту, относящемуся к записи. Таким образом, в PODTM первый сигнал управления импедансом, соответствующий PODTM, определяют в соответствии с одним из первого OP или второго OP. Или же в режиме, отличном от PODTM, первый сигнал управления импедансом, соответствующий атрибуту, относящемуся к чтению, определяют в соответствии с первым сигналом управления нетестовым состоянием. Затем, в соответствии с рабочим состоянием полупроводникового запоминающего устройства импедансом DM управляют с использованием PODTM или первого сигнала управления импедансом, соответствующего атрибуту, относящемуся к чтению, или второго сигнала управления импедансом, соответствующего атрибуту, относящемуся к записи. В частности, рабочие состояния полупроводникового запоминающего устройства могут включать состояние записи, состояние чтения, состояние без чтения и без записи и заданный тестовый режим (PODTM). В данном случае, (1) когда полупроводниковое запоминающее устройство находится в состоянии записи, или в состоянии без чтения и без записи, импедансом штырька DM управляют с использованием второго сигнала управления импедансом. (2) Когда полупроводниковое запоминающее устройство находится в состоянии чтения или в заданном тестовом режиме, импедансом штырька DM управляют с использованием первого сигнала управления импедансом.

[0084] Таким образом, путем объединения стратегии управления сигналом штырька DM в PODTM со стратегией управления сигналом для атрибута, относящегося к чтению, реализуют управление импедансом в PODTM.

[0085] Аналогичным образом, ниже в качестве примера приведен конкретный способ управления сигналом для штырька DQ.

[0086] В некоторых вариантах осуществления, для штырька DQ, способ дополнительно включает следующие операции.

[0087] Определяют третий сигнал управления нетестовым состоянием, четвертый сигнал управления импедансом и пятый сигнал управления импедансом.

[0088] Когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме, третий сигнал управления импедансом определяют на основании одного из первого OP и второго OP в соответствии со вторым сигналом флага тестирования. Или же, когда полупроводниковое запоминающее устройство не находится в заданном тестовом режиме, третий сигнал управления импедансом определяют на основании третьего сигнала управления нетестовым состоянием.

[0089] В соответствии с рабочим состоянием полупроводникового запоминающего устройства третий сигнал управления импедансом и пятый сигнал управления импедансом выбирают для управления импедансом штырька DQ или четвертый сигнал управления импедансом и пятый сигнал управления импедансом выбирают для управления импедансом штырька DQ.

[0090] Таким образом, в одном случае третий сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса соответствующего штырька DQ в состоянии завершения, а четвертый сигнал управления импедансом и пятый сигнал управления импедансом вместе выполнены с возможностью указания импеданса соответствующего штырька DQ в состоянии формирователя выходного сигнала. В частности, рабочие состояния полупроводникового запоминающего устройства могут включать состояние записи, состояние чтения, состояние без чтения и без записи и заданный тестовый режим (PODTM). В данном случае, (1) когда полупроводниковое запоминающее устройство находится в состоянии записи, или в состоянии без чтения и без записи, либо в заданном тестовом режиме, импедансом штырька DQ управляют с использованием третьего сигнала управления импедансом и пятого сигнала управления импедансом. (2) Когда полупроводниковое запоминающее устройство находится в состоянии чтения, импедансом штырька DQ управляют с использованием четвертого сигнала управления импедансом и пятого сигнала управления импедансом.

[0091] Таким образом, путем объединения стратегии управления сигналом штырька DQ в PODTM со стратегией управления сигналом для атрибута, относящегося к записи, реализуют управление импедансом в PODTM.

[0092] Еще в одном случае третий сигнал управления нетестовым состоянием и пятый сигнал управления импедансом вместе выполнены с возможностью указания импеданса соответствующего штырька DQ в состоянии формирователя выходного сигнала, а четвертый сигнал управления импедансом выполнен с возможностью указания импеданса соответствующего штырька DQ в состоянии завершения. В частности, рабочие состояния полупроводникового запоминающего устройства могут включать состояние записи, состояние чтения, состояние без чтения и без записи и заданный тестовый режим (PODTM). В данном случае, (1) когда полупроводниковое запоминающее устройство находится в состоянии записи или в состоянии без чтения и без записи, импедансом штырька DQ управляют с использованием четвертого сигнала управления импедансом и пятого сигнала управления импедансом. (2) Когда полупроводниковое запоминающее устройство находится в состоянии чтения или заданном тестовом состоянии, импедансом штырька DQ управляют с использованием третьего сигнала управления импедансом и пятого сигнала управления импедансом.

[0093] Таким образом, путем объединения стратегии управления сигналом штырька DQ в PODTM со стратегией управления сигналом для атрибута, относящегося к чтению, реализуют управление импедансом в PODTM.

[0094] Следует понимать, что функция записи включает управление только повышенным импедансом (в качестве импеданса завершения), а функция чтения включает управление одновременно повышенным импедансом и пониженным импедансом. Поскольку для штырька DM разрешена только функция записи, но не функция чтения, для штырька DM используют только сигнал управления повышенным импедансом и сигнал управления пониженным импедансом будет определен как сигнал фиксированного уровня для отключения функции пониженного импеданса. Кроме того, поскольку штырек DQ одновременно поддерживает функцию записи и функцию чтения, штырек DQ может работать с сигналом управления повышенным импедансом и с сигналом управления пониженным импедансом.

[0095] Таким образом, атрибут штырька DM, относящийся к чтению, включает только один сигнал (первый сигнал управления нетестовым состоянием или второй сигнал управления импедансом), который выполнен с возможностью управления повышенным импедансом. Атрибут штырька DQ, относящийся к чтению, включает два сигнала (третий сигнал управления нетестовым состоянием и пятый сигнал управления импедансом или четвертый сигнал управления импедансом и пятый сигнал управления импедансом), которые соответственно управляют повышенным импедансом и пониженным импедансом.

[0096] В вариантах осуществления настоящего изобретения предложен способ управления. Когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме, первый MR и второй MR, относящиеся к штырьку DQ, выполнены с возможностью непосредственного определения импеданса штырька DM. Для штырька DM нет необходимости в добавлении определения состояния формирователя выходного сигнала и соответствующей схемы управления для заданного тестового режима, чтобы обеспечить адаптацию заданного тестового режима к штырьку DM. Импеданс штырька DM может быть протестирован в заданном тестовом режиме для предотвращения ошибок обработки данных схемой.

[0097] Кроме того, для вышеупомянутого способа управления после входа в заданный тестовый режим состояние импеданса штырька DM определяют с помощью внутреннего сигнала флага (первого сигнала флага тестирования). Однако в DDR5 был определен сигнал управления задействованием, выполненный с возможностью указания того, задействован ли штырек DM, т. е. сигнал управления задействованием выполнен с возможностью управления состоянием импеданса штырька DM и стратегия управления штырьком DM может быть нарушена, что может привести к возникновению ошибок обработки данных схемой. Следует понимать, что, поскольку штырек DQ всегда находится в задействованном состоянии в нормальном рабочем режиме и не предполагается управление задействованием или отменой задействования, то подобной проблемы не возникает.

[0098] Исходя из этого, еще в одном варианте осуществления настоящего изобретения, относящемся к фиг. 1, представлена блок-схема способа управления согласно одному варианту осуществления настоящего изобретения. Как показано на фиг. 1, этот способ может включать следующие операции.

[0099] На этапе S101 декодируют третий OP в третьем MR и четвертый OP в первом MR.

[00100] На этапе S102 в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, в случае, когда третий OP удовлетворяет первому условию декодирования, импедансом штырька DM управляют как первым значением. Или же, в случае, когда третий OP удовлетворяет второму условию декодирования, импедансом штырька DM управляют как вторым значением, соответствующим четвертому OP.

[00101] Следует отметить, что этот способ управления, предложенный в варианте осуществления настоящего изобретения, применим к вышеупомянутому полупроводниковому запоминающему устройству. Полупроводниковое запоминающее устройство включает в себя штырек DM, который выполнен с возможностью приема сигнала входной маски данных записи. Заданный тестовый режим представляет собой PODTM.

[00102] Следует отметить, что третий OP выполнен с возможностью указания того, является ли штырек DM объектом тестирования в заданном тестовом режиме, а четвертый OP выполнен с возможностью указания того, задействован ли штырек DM.

[00103] Кроме того, первый MR представлен как MR5, четвертый OP представлен как MR5 OP[5], третий MR представлен как MR61, а третий OP представлен как MR61 OP[4:0], подробное описание которых приведено выше.

[00104] Таким образом, поскольку как третий OP, так и четвертый OP выполнены с возможностью управления состоянием импеданса штырька DM, чтобы избежать возникновения ошибок обработки данных схемой, предложена следующая стратегия управления импедансом: если третий OP удовлетворяет первому условию декодирования, непосредственно определяют импеданс штырька DM, и если третий OP удовлетворяет второму условию декодирования, определяют импеданс штырька DM в сочетании с четвертым OP. Таким образом, предложена стратегия управления импедансом для штырька DM в заданном тестовом режиме, позволяющая тестировать импеданс штырька DM в заданном тестовом режиме для предотвращения ошибок обработки данных схемой.

[00105] В некоторых вариантах осуществления первое значение представляет собой первый импедансный параметр. Первое условие декодирования указывает, что штырек DM является объектом тестирования в заданном тестовом режиме. Операция, при которой импедансом штырька DM управляют как первым значением, включает следующую операцию.

[00106] Декодируют первый OP в первом MR, а импедансом штырька DM управляют как первым импедансным параметром в соответствии с результатом декодирования.

[00107] В данном случае полупроводниковое запоминающее устройство дополнительно включает в себя по меньшей мере один штырек DQ, который выполнен с возможностью приема или вывода данных, при этом первый OP выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька DQ в состоянии формирователя выходного сигнала представляет собой первый импедансный параметр, подробное описание которого приведено выше.

[00108] В некоторых вариантах осуществления второе значение включает второй импедансный параметр и состояние высокого импеданса. Второе условие декодирования указывает, что штырек DM не является объектом тестирования в заданном тестовом режиме. Операция, при которой импедансом штырька DM управляют как вторым значением в соответствии с четвертым OP, включает следующие операции.

[00109] В случае, когда четвертый OP удовлетворяет третьему условию декодирования, декодируют второй OP во втором MR и импедансом штырька DM управляют как вторым импедансным параметром в соответствии с результатом декодирования. Третье условие декодирования указывает, что штырек DM задействован.

[00110] В случае, когда четвертый OP удовлетворяет четвертому условию декодирования, импедансом штырька DM управляют таким образом, чтобы он находился в состоянии высокого импеданса, с помощью первого сигнала фиксированного уровня. Четвертое условие декодирования указывает, что штырек DM не задействован.

[00111] Следует отметить, что второй OP выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька DQ в состоянии завершения представляет собой второй импедансный параметр, подробное описание которого приведено выше.

[00112] Таким образом, после входа в PODTM, когда штырек DM выбран в качестве объекта тестирования в PODTM, независимо от того, задействован ли DM, первый OP выполнен с возможностью управления импедансом штырька DM как первым импедансным параметром. В данном случае, поскольку первый OP выполнен с возможностью указания повышенного импеданса штырька DQ в состоянии формирователя выходного сигнала, хост может протестировать повышенный импеданс, относящийся к формирователю выходного сигнала штырька DM и нет необходимости в определении состояния формирователя выходного сигнала штырька DM. Когда штырек DM не является объектом тестирования в PODTM и штырек DM задействован, второй OP выполнен с возможностью управления импедансом штырька DM как вторым импедансным параметром. В данном случае, поскольку второй OP выполнен с возможностью указания импеданса в состоянии завершения, может быть исключено влияние штырька DM на результат тестирования выбранного объекта тестирования. Кроме того, когда штырек DM не является объектом тестирования в PODTM и штырек DM не задействован, штырьком DM управляют таким образом, чтобы он находился в состоянии высокого импеданса.

[00113] В некоторых вариантах осуществления, как показано на фиг. 2, этот способ может дополнительно включать следующие операции.

[00114] На этапе S201 получают первый OP и четвертый OP, хранимые в первом MR, второй OP, хранимый во втором MR и третий OP, хранимый в третьем MR.

[00115] На этапе S202 третий OP и четвертый OP декодируют, соответственно, для получения первого сигнала флага тестирования и сигнала управления задействованием.

[00116] На этапе S203, когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме, в случае, когда первый сигнал флага тестирования находится в состоянии первого уровня, импедансом штырька DM управляют посредством первого OP или, в случае, когда первый сигнал флага тестирования находится в состоянии второго уровня, второй OP или первый сигнал фиксированного уровня выбирают в соответствии с состоянием уровня сигнала управления задействованием для управления импедансом штырька DM.

[00117] В данном случае, когда третий OP удовлетворяет первому условию декодирования, первый сигнал флага тестирования находится в состоянии первого уровня. Когда третий OP удовлетворяет второму условию декодирования, первый сигнал флага тестирования находится в состоянии второго уровня. Когда четвертый OP удовлетворяет третьему условию декодирования, сигнал управления задействованием находится в состоянии первого уровня. Когда четвертый OP удовлетворяет четвертому условию декодирования, сигнал управления задействованием находится в состоянии второго уровня.

[00118] В нижеследующем описании состояние первого уровня может представлять собой логическую «1», а состояние второго уровня может представлять собой логический «0», но это не является существенным ограничением. В случае адаптивной настройки схемной логики, состояние первого уровня может представлять собой логический «0», а состояние второго уровня может представлять собой логическую «1». При этом конкретное значение состояния первого фиксированного уровня также необходимо определять в соответствии со способностью схемной логики к адаптации.

[00119] Со ссылкой на таблицу 4 подробно описана стратегия управления сигналом в заданном тестовом режиме. В таблице 4 первый сигнал флага тестирования представлен как PODTM_DM_EN, сигнал управления задействованием представлен как DM_enable, когда сигнал разрешения тестирования PODTM_EN = 1, это означает, что полупроводниковое запоминающее устройство вошло в режим PODTM.

Таблица 4 PODTM
_EN DM_
enable PODTM
_DM_EN DM DQ 1 0 0 Hi-Z Объект тестирования: RONpu
(MR5 OP[2:1])
Не объект тестирования: RTT_PARK (MR34 OP[2:0]) 1 0 1 RONpu
(MR5 OP[2:1]) RTT_PARK
(MR34 OP[2:0]) 1 1 0 RTT_PARK (MR34 OP[2:0]) Объект тестирования: RONpu
(MR5 OP[2:1])
Не объект тестирования: RTT_PARK (MR34 OP[2:0]) 1 1 1 RONpu
(MR5 OP[2:1]) RTT_PARK
(MR34 OP[2:0])

[00120] Как показано в таблице 4, после входа в PODTM (PODTM_EN = 1) классифицируют следующие ситуации.

[00121] (1) Что касается штырька DM, если первый сигнал PODTM_DM_EN флага тестирования равен логической «1», независимо от того, в каком состоянии находится сигнал DM_enable управления задействованием, штырек DM является объектом тестирования, а его импеданс является первым импедансным параметром, которым, в частности, управляют с помощью первого OP MR5 OP[2:1]. Что касается штырька DQ, то все штырьки DQ не являются объектами тестирования, поэтому импедансы всех штырьков DQ представляют собой второй импедансный параметр RTT PARK, которым, в частности, управляют с помощью второго OP MR34 OP[2:0].

[00122] (2) Что касается штырька DM, если первый сигнал PODTM_DM_EN флага тестирования равен логическому «0», а сигнал DM_enable управления задействованием равен логической «1», это означает, что штырек DM не является объектом тестирования и задействован, а его импеданс является вторым импедансным параметром RTT_PARK, которым, в частности, управляют с помощью второго OP MR34 OP[2:0]. Что касается штырька DQ, то импеданс штырька DQ, выбранного в качестве объекта тестирования, является первым импедансным параметром, которым, в частности, управляют с помощью первого OP MR5 OP[2:1]. Импеданс штырька DQ, не выбранного в качестве объекта тестирования, является вторым импедансным параметром, которым, в частности, управляют с помощью второго OP MR34 OP[2:0].

[00123] (3) Что касается штырька DM, если первый сигнал PODTM_DM_EN флага тестирования равен логическому «0» и сигнал DM_enable управления задействованием равен логическому «0», это означает, что штырек DM является объектом тестирования и не задействован, и штырьком DM управляют таким образом, чтобы он находился в состоянии высокого импеданса Hi-Z. Что касается штырька DQ, то импеданс штырька DQ, выбранного в качестве объекта тестирования, является первым импедансным параметром, которым, в частности, управляют с помощью первого OP MR5 OP[2:1]. Импеданс штырька DQ, не выбранного в качестве объекта тестирования, является вторым импедансным параметром, которым, в частности, управляют с помощью второго OP MR34 OP[2:0].

[00124] Таким образом, в вариантах осуществления настоящего изобретения предложена стратегия управления импедансом для штырька DM в режиме PODTM, с применением которой можно тестировать импеданс штырька DM в режиме PODTM, чтобы избежать ошибок схемы.

[00125] Ниже для примера представлен конкретный способ обработки сигналов, позволяющий реализовать указанную выше стратегию управления импедансом.

[00126] В некоторых вариантах осуществления способ дополнительно включает следующие операции.

[00127] Определяют первый сигнал управления нетестовым состоянием и второй сигнал управления импедансом.

[00128] Когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме, первый сигнал управления импедансом выводят на основании одного из первого сигнала фиксированного уровня, первого OP и второго OP в соответствии с состоянием уровня первого сигнала флага тестирования и состояния уровня сигнала управления задействованием. Или же, когда полупроводниковое запоминающее устройство не находится в заданном тестовом режиме, первый сигнал управления импедансом выводят на основании первого сигнала управления нетестовым состоянием.

[00129] Один из первого сигнала управления импедансом и второго сигнала управления импедансом выбирают для управления импедансом штырька DM в соответствии с рабочим состоянием полупроводникового запоминающего устройства.

[00130] В одном случае первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька DM в состоянии, отличном от заданного тестового состояния, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька DQ в состоянии формирователя выходного сигнала. Таким образом, путем объединения стратегии управления сигналом штырька DM в PODTM со стратегией управления сигналом для атрибута, относящегося к записи, реализуют управление импедансом в PODTM.

[00131] Еще в одном случае первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька DQ в состоянии формирователя выходного сигнала, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька DM в состоянии, отличном от заданного тестового состояния. Таким образом, путем объединения стратегии управления сигналом штырька DM в PODTM со стратегией управления сигналом для атрибута, относящегося к чтению, реализуют управление импедансом в PODTM.

[00132] В вариантах осуществления настоящего изобретения предложен способ управления. Поскольку как третий OP, так и четвертый OP могут влиять на штырек DM в отношении предотвращения возникновения ошибок обработки данных схемой, предложена следующая стратегия управления импедансом: если третий OP удовлетворяет первому условию декодирования, непосредственно определяют импеданс штырька DM, а если третий OP удовлетворяет второму условию декодирования, импеданс штырька DM определяют в сочетании с четвертым OP. Таким образом, предложена стратегия управления импедансом для штырька DM в заданном тестовом режиме, позволяющая тестировать импеданс штырька DM в заданном тестовом режиме для предотвращения ошибок обработки данных схемой.

[00133] Еще в одном варианте осуществления настоящего изобретения со ссылкой на ФИГ. 3 представлена принципиальная структурная схема полупроводникового запоминающего устройства 30 согласно одному варианту осуществления настоящего изобретения. Как показано на фиг. 3, полупроводниковое запоминающее устройство 30 включает в себя первый MR 301, третий MR 303, штырек 310 DM и первую схему 311 формирователя, причем первая схема 311 формирователя соединена, соответственно, с первым MR 301, вторым MR 303 и штырьком DM.

[00134] Штырек 310 DM выполнен с возможностью приема сигнала входной маски данных записи.

[00135] Первая схема 311 формирователя выполнена с возможностью декодирования третьего OP в третьем MR 303 и четвертого OP в первом MR 301; и управления, в случае, когда третий OP удовлетворяет первому условию декодирования, импедансом штырька 310 DM как первым значением, в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме; или управления, в случае, когда третий OP удовлетворяет второму условию декодирования, импедансом штырька 310 DM как вторым значением, соответствующим четвертому OP.

[00136] Следует отметить, что четвертый OP выполнен с возможностью указания того, задействован ли штырек DM, а третий OP выполнен с возможностью указания того, является ли штырек DM объектом тестирования в заданном тестовом режиме. Заданный тестовый режим может представлять собой PODTM, который позволяет хосту тестировать повышенный импеданс штырька DM или штырька DQ.

[00137] Таким образом, предложена стратегия управления импедансом для штырька DM в заданном тестовом режиме, позволяющая тестировать импеданс штырька DM в заданном тестовом режиме для предотвращения ошибок обработки данных схемой.

[00138] В некоторых вариантах осуществления первое условие декодирования указывает, что штырек 310 DM является объектом тестирования в заданном тестовом режиме, и первое значение представляет собой первый импедансный параметр.

[00139] Первая схема 311 формирователя дополнительно выполнена с возможностью декодирования первого OP в первом MR 301 в случае, когда третий OP удовлетворяет первому условию декодирования, и управления импедансом штырька 310 DM как первым импедансным параметром в соответствии с результатом декодирования.

[00140] В данном случае, как показано на фиг. 4, полупроводниковое запоминающее устройство 30 дополнительно включает в себя по меньшей мере один штырек 320 DQ. Штырек 320 DQ выполнен с возможностью приема или вывода данных. Первый OP выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька 320 DQ в состоянии формирователя выходного сигнала представляет собой первый импедансный параметр.

[00141] В некоторых вариантах осуществления второе условие декодирования указывает, что штырек 310 DM не является объектом тестирования в заданном тестовом режиме, и второе значение включает состояние высокого импеданса и второй импедансный параметр. Как показано на фиг. 4, полупроводниковое запоминающее устройство 30 дополнительно включает в себя второй MR 302. Второй MR 302 соединен с первой схемой 311 формирователя.

[00142] Первая схема 311 формирователя дополнительно выполнена с возможностью декодирования второго OP во втором MR 302 в случае, когда третий OP удовлетворяет второму условию декодирования, а четвертый OP удовлетворяет третьему условию декодирования, и управления импедансом штырька 310 DM как вторым импедансным параметром в соответствии с результатом декодирования; или управления, в случае, когда третий OP удовлетворяет второму условию декодирования, а четвертый OP удовлетворяет четвертому условию декодирования, штырьком 310 DM таким образом, чтобы он находился в состоянии высокого импеданса, с помощью первого сигнала фиксированного уровня.

[00143] В данном случае третье условие декодирования указывает, что штырек 310 DM задействован, а четвертое условие декодирования указывает, что штырек 310 DM не задействован. Второй OP выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька 320 DQ в состоянии завершения представляет собой второй импедансный параметр.

[00144] Следует понимать, что на фиг. 4 для иллюстрации показан только один штырек 320 DQ, и фактически в полупроводниковом запоминающем устройстве 30 применяют большее количество штырьков DQ. Варианты осуществления настоящего изобретения не ограничивают количество штырьков 310 DM и штырьков 320 DQ.

[00145] Таким образом, в вариантах осуществления настоящего изобретения предложены стратегии управления импедансом штырька DM и штырька DQ в режиме PODTM, с применением которых можно тестировать импеданс штырька DM в режиме PODTM, чтобы избежать ошибок схемы.

[00146] В некоторых вариантах осуществления, как показано на фиг. 4, полупроводниковое запоминающее устройство 30 дополнительно включает в себя первый модуль 304 декодирования и второй модуль 305 декодирования.

[00147] Первый MR 301 выполнен с возможностью хранения и вывода первого OP и четвертого OP.

[00148] Второй MR 302 выполнен с возможностью хранения и вывода второго OP.

[00149] Третий MR 303 выполнен с возможностью хранения и вывода третьего OP.

[00150] Первый модуль 304 декодирования выполнен с возможностью приема третьего OP, декодирования третьего OP и вывода первого сигнала флага тестирования.

[00151] Второй модуль 305 декодирования выполнен с возможностью приема четвертого OP, декодирования четвертого OP и вывода сигнала управления задействованием.

[00152] Первая схема 311 формирователя выполнена с возможностью приема первого сигнала флага тестирования, сигнала управления задействованием, первого сигнала фиксированного уровня, первого OP и второго OP; и, когда полупроводниковое запоминающее устройство 30 находится в заданном тестовом режиме, управления, в случае, когда первый сигнал флага тестирования находится в состоянии первого уровня, импедансом штырька 310 DM с помощью первого OP или выбора, в случае, когда первый сигнал флага тестирования находится в состоянии второго уровня, второго OP или первого сигнала фиксированного уровня в соответствии с состоянием уровня сигнала управления задействованием для управления импедансом штырька 310 DM.

[00153] Следует отметить, что, когда третий OP удовлетворяет первому условию декодирования, первый сигнал флага тестирования находится в состоянии первого уровня. Когда третий OP удовлетворяет второму условию декодирования, первый сигнал флага тестирования находится в состоянии второго уровня. Когда четвертый OP удовлетворяет третьему условию декодирования, сигнал управления задействованием находится в состоянии первого уровня. Когда четвертый OP удовлетворяет четвертому условию декодирования, сигнал управления задействованием находится в состоянии второго уровня.

[00154] В некоторых вариантах осуществления, как показано на фиг. 4, полупроводниковое запоминающее устройство 30 дополнительно включает в себя по меньшей мере одну вторую схему 321 формирователя и каждая вторая схема 321 формирователя соединена с первым MR 301, вторым MR 302 и одним штырьком 320 DQ.

[00155] Вторая схема 321 формирователя выполнена с возможностью управления, если соответствующий штырек 320 DQ выбран в качестве объекта тестирования, импедансом соответствующего штырька 320 DM как первым импедансным параметром с помощью первого OP в первом MR 301, когда полупроводниковое запоминающее устройство 30 находится в заданном тестовом режиме; или управления, если соответствующий штырек 320 DQ не является объектом тестирования, импедансом соответствующего штырька 320 DQ как вторым импедансным параметром с помощью второго MR 302.

[00156] В некоторых вариантах осуществления третий OP в третьем MR 303 также выполнен с возможностью указания того, является ли штырек DQ объектом тестирования в заданном тестовом режиме. Как показано на фиг. 4, вторая схема 321 формирователя также соединена с первым модулем 304 декодирования.

[00157] Первый модуль 304 декодирования дополнительно выполнен с возможностью обработки декодированием третьего OP и вывода по меньшей мере одного второго сигнала флага тестирования. В данном случае один второй сигнал флага тестирования выполнен с возможностью указания того, является ли один штырек DQ объектом тестирования.

[00158] Вторая схема 321 формирователя дополнительно выполнена с возможностью приема соответствующего второго сигнала флага тестирования, первого ОР и второго ОР; а также выбора, в случае входа полупроводникового запоминающего устройства 30 в заданный тестовый режим, одного из первого OP и второго OP в соответствии со вторым сигналом флага тестирования для управления импедансом штырька 320 DQ.

[00159] Следует отметить, что первый сигнал флага тестирования представляет собой внутренний сигнал флага, введенный для штырька 310 DM с целью указания того, является ли штырек 310 DM объектом тестирования в PODTM. Второй сигнал флага тестирования представляет собой внутренний сигнал флага, введенный для штырька 320 DQ с целью указания того, является ли штырек 320 DQ объектом тестирования в PODTM. Как первый сигнал флага тестирования, так и второй сигнал флага тестирования получают путем декодирования в соответствии с третьим OP.

[00160] Как следует из вышеизложенного, после входа в PODTM, когда штырек DM выбран в качестве объекта тестирования в PODTM, независимо от того, задействован ли DM, первый OP выполнен с возможностью управления импедансом штырька DM как первым импедансным параметром. В данном случае, поскольку первый OP выполнен с возможностью указания повышенного импеданса штырька DQ в состоянии формирователя выходного сигнала, хост может протестировать повышенный импеданс, относящийся к формирователю выходного сигнала штырька DM и нет необходимости в определении состояния формирователя выходного сигнала штырька DM. Когда штырек DM не является объектом тестирования в PODTM и штырек DM задействован, второй OP выполнен с возможностью управления импедансом штырька DM как вторым импедансным параметром. В данном случае, поскольку второй OP выполнен с возможностью указания импеданса в состоянии завершения, может быть исключено влияние штырька DM на результат тестирования выбранного объекта тестирования. Кроме того, когда штырек DM не является объектом тестирования в PODTM и штырек DM не задействован, штырьком DM управляют таким образом, чтобы он находился в состоянии высокого импеданса.

[00161] Следует отметить, что стандартный номер первого MR равен 5, а первый OP представляет собой OP от второго бита до первого бита, хранимых в первом MR, и представлен как MR5 OP[2:1]. Четвертый OP представляет собой 5-битовый OP, хранимый в первом MR, и представлен как MR5 OP[5]. Стандартный номер второго MR равен 34, а второй OP представляет собой OP от второго бита до 0-го бита, хранимых во втором MR, представленном как MR34 OP[2:0]. Стандартный номер третьего MR равен 61, а третий OP представляет собой OP от 4-го бита до 0-го бита, хранимых во третьем MR, представленном как MR61 OP[4:0].

[00162] Как показано на фиг. 5, если взять в качестве примера 8-битовое (X8) полупроводниковое запоминающее устройство 30, первый модуль 304 декодирования выполнен с возможностью приема третьего OP MR61 OP[4:0] и декодирования с получением первого сигнала PODTM_DM_EN флага тестирования, вторых сигналов PODTM_DQ0_EN-PODTM_DQ7_EN флага тестирования. В данном случае вторые сигналы PODTM_DQ0_EN-PODTM_DQ7_EN флага тестирования, соответственно, выполнены с возможностью указания того, являются ли штырьки DQL0-DQL7 DQ объектами тестирования в PODTM. Логическая схема в первом модуле 304 декодирования выполнена в соответствии с вышеупомянутой таблицей 1.

[00163] Подробное описание структуры первой схемы 311 формирователя приведено для примера ниже.

[00164] В варианте осуществления настоящего изобретения полупроводниковое запоминающее устройство 30 дополнительно выполнено с возможностью определения первого сигнала управления нетестовым состоянием, второго сигнала управления импедансом и первого калибровочного сигнала ZQ1_CODE[N-1:0]. Первый калибровочный сигнал ZQ1_CODE[N-1:0] выполнен с возможностью калибровки повышенного значения сопротивления.

[00165] Как показано на фиг. 6, первая схема 311 формирователя может включать в себя первый модуль 41 обработки сигналов, первый логический модуль 42 и первый модуль 43 формирователя.

[00166] Первый модуль 41 обработки сигналов выполнен с возможностью приема первого сигнала PODTM_DM_EN флага тестирования, сигнала DM_enable управления задействованием, первого сигнала фиксированного уровня, первого OP MR5 OP[2:1], второго OP MR34 OP[2:0] и первого сигнала управления нетестовым состоянием; и вывода, на основании одного из первого сигнала фиксированного уровня, первого OP MR5 OP[2:1] и второго OP MR34 OP[2:0], первого сигнала управления импедансом в соответствии с состоянием уровня первого сигнала PODTM_DM_EN флага тестирования и состоянием уровня сигнала DM_enable управления задействованием, когда полупроводниковое запоминающее устройство 30 находится в заданном тестовом состоянии; или вывода, на основании первого сигнала управления нетестовым состоянием, первого сигнала управления импедансом, когда полупроводниковое запоминающее устройство 30 не находится в заданном тестовом режиме.

[00167] Первый логический модуль 42 выполнен с возможностью приема первого сигнала управления импедансом, второго сигнала управления импедансом и первого калибровочного сигнала ZQ1_CODE[N-1:0]; а также выбора и логического объединения первого сигнала управления импедансом, второго сигнала управления импедансом и первого калибровочного сигнала ZQ1_CODE[N-1:0] для вывода первого целевого сигнала PU1_MAIN_CODE.

[00168] Первый модуль 43 формирователя включает в себя множество первых импедансных блоков, а также выполнен с возможностью приема первого целевого сигнала PU1_MAIN_CODE и управления множеством первых импедансных блоков с использованием первого целевого сигнала PU1_MAIN_CODE таким образом, чтобы управлять импедансом штырька 310 DM.

[00169] Следует понимать, что штырек 310 DM поддерживает только функцию записи и с него не требуется выводить данные. В состоянии завершения поддерживается только функция повышения уровня, но не функция понижения уровня, так что первая схема 311 формирователя имеет только первый сигнал управления импедансом и второй сигнал управления импедансом, которые выполнены с возможностью управления функцией повышения уровня, и не включает соответствующие сигналы, выполненные с возможностью управления функцией понижения уровня. Кроме того, повышенное значение сопротивления каждого первого импедансного блока может представлять собой стандартное значение сопротивления. Однако при изменении параметров окружающей среды, таких как температура и напряжение в реальной рабочей среде, значение сопротивления первого импедансного блока также может измениться соответствующим образом. Таким образом, первый калибровочный сигнал ZQ1_CODE[N-1:0] выполнен с возможностью калибровки значения сопротивления каждого первого импедансного блока по стандартному значению сопротивления. В данном случае все первые импедансные блоки совместно используют первый калибровочный сигнал ZQ1_CODE[N-1:0].

[00170] Следует отметить, что первый сигнал управления импедансом и второй сигнал управления импедансом, соответственно, соответствуют двум атрибутам, т. е. атрибуту, относящемуся к записи, и атрибуту, относящемуся к чтению. Следует понимать, что в режиме, отличном от PODTM, соответствующем фактическому рабочему состоянию, действителен один из первого сигнала управления импедансом и второго сигнала управления импедансом, который объединен с первым калибровочным сигналом ZQ1_CODE[N-1:0] с получением первого целевого сигнала PU1_MAIN_CODE. И наоборот, в режиме PODTM второй сигнал управления импедансом всегда недействителен, а первый сигнал управления импедансом объединяют с первым калибровочным сигналом ZQ1_CODE[N-1:0] с получением первого целевого сигнала PU1_MAIN_CODE. В данном случае действительный сигнал в первом сигнале управления импедансом и втором сигнале управления импедансом выполнен с возможностью разрешения или запрещения функции повышения уровня первого импедансного блока, а первый калибровочный сигнал ZQ1_CODE[N-1:0] выполнен с возможностью калибровки повышенного значения сопротивления первого импедансного блока по стандартному значению сопротивления, когда разрешена функция повышения уровня первого импедансного блока.

[00171] В некоторых вариантах осуществления, как показано на фиг. 6, первый модуль 41 обработки сигналов включает в себя третий модуль 411 декодирования, четвертый модуль 412 декодирования, первый модуль 413 выбора, второй модуль 414 выбора и третий модуль 415 выбора.

[00172] Третий модуль 411 декодирования выполнен с возможностью приема первого OP MR5 OP[2:1], декодирования первого OP и вывода первого декодированного сигнала RONpu_CODE[M:0].

[00173] Четвертый модуль 412 декодирования выполнен с возможностью приема второго OP MR34 OP[2:0], декодирования второго OP и вывода второго декодированного сигнала RTT_CODE[M:0].

[00174] Первый модуль 413 выбора выполнен с возможностью приема сигнала DM_enable управления задействованием, второго декодированного сигнала RTT_CODE[M:0] и первого сигнала фиксированного уровня; а также выбора одного из второго декодированного сигнала RTT_CODE[M:0] и первого сигнала фиксированного уровня в соответствии с состоянием уровня сигнала DM_enable управления задействованием для вывода первого сигнала предварительного выбора.

[00175] Второй модуль 414 выбора выполнен с возможностью приема первого сигнала PODTM_DM_EN флага тестирования, первого сигнала предварительного выбора и первого декодированного сигнала RONpu_CODE[M:0]; а также выбора одного из первого сигнала предварительного выбора и первого декодированного сигнала RONpu_CODE[M:0] в соответствии с состоянием уровня первого сигнала PODTM_DM_EN флага тестирования для вывода первого сигнала управления тестовым состоянием.

[00176] Третий модуль 415 выбора выполнен с возможностью приема сигнала PODTM_EN разрешения тестирования, первого сигнала управления тестовым состоянием и первого сигнала управления нетестовым состоянием; а также выбора одного из первого сигнала управления тестовым состоянием и первого сигнала управления нетестовым состоянием в соответствии с состоянием уровня сигнала PODTM_EN разрешения тестирования для вывода первого сигнала управления импедансом.

[00177] Следует понимать, что логическая схема во втором модуле 411 декодирования выполнена в соответствии с вышеупомянутой таблицей 2, т. е. первый декодированный сигнал выполнен с возможностью представления значения сопротивления (первого импедансного параметра) импеданса Ron формирователя, а логическая схема в четвертом модуле 412 декодирования выполнена в соответствии с вышеупомянутой таблицей 3, т. е. второй декодированный сигнал выполнен с возможностью представления значения сопротивления (второго импедансного параметра) импеданса RTT завершения. Кроме того, M является положительным целым числом, и его конкретное значение должно быть определено в соответствии с реальным рабочим сценарием.

[00178] Следует отметить, что сигнал PODTM_EN разрешения тестирования выполнен с возможностью указания того, находится ли полупроводниковое запоминающее устройство в заданном тестовом режиме PODTM, а также выполнено ли декодирование в соответствии с третьим управляющим кодом MR61 OP[4:0]. Как показано выше в таблице 1, когда значение MR61 OP[4:0] находится в других формах объединения, отличных от 00000_B в таблице 1, это указывает на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме PODTM, и сигнал PODTM_EN разрешения тестирования находится в состоянии первого уровня (например, логическая «1»). Когда MR61 OP[4:0] = 00000_B, это указывает на то, что полупроводниковое запоминающее устройство не находится в заданном тестовом режиме PODTM и сигнал PODTM_EN разрешения тестирования находится в состоянии второго уровня (например, логический «0»). Кроме того, следует понимать, что если один из первого сигнала флага тестирования или второго сигнала флага тестирования находится в состоянии первого уровня, сигнал PODTM_EN разрешения тестирования находится в состоянии первого уровня. Первый сигнал флага тестирования и второй сигнал флага тестирования находятся в состоянии второго уровня, при этом сигнал PODTM_EN разрешения тестирования находится в состоянии второго уровня.

[00179] Для первой схемы 311 формирователя, показанной на фиг. 6, в соответствии с различными определениями первого сигнала управления нетестовым состоянием и второго сигнала управления импедансом могут быть применены два конкретных варианта реализации режима.

[00180] В одном варианте реализации режима первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька DM в состоянии, отличном от заданного тестового состояния, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька DQ в состоянии формирователя выходного сигнала. Другими словами, путем объединения стратегии управления сигналом штырька DM в PODTM со стратегией управления сигналом для атрибута, относящегося к записи, реализуют управление импедансом в PODTM.

[00181] Соответственно, как показано на фиг. 7, первый сигнал управления импедансом представлен как ODT_MUX[M:0], а второй сигнал управления импедансом представлен как IMPpu_CODE[M:0]. В частности, по сравнению с фиг. 6 первая схема 311 формирователя на фиг. 7 дополнительно включает в себя первый модуль 44 предварительной обработки и второй модуль 45 предварительной обработки. Первый модуль 44 предварительной обработки выполнен с возможностью декодирования первого OP MR5 OP[2:1] с получением второго сигнала IMPpu_CODE[M:0] управления импедансом. Второй модуль 45 предварительной обработки выполнен с возможностью определения первого сигнала управления нетестовым состоянием в соответствии с MR34[5:3], включающим RTT_WR, MR35[2:0], включающим RTT_NOM_WR, MR35[5:3], включающим RTT_NOM_RD, MR34[2:0], включающим RTT_PARK, и MR33[5:3], включающим DQS_RTT_PARK. Конкретные значения приведенных выше сигналов относятся к регламенту DDR5 SPEC, и сигналы в этой части не влияют на реализацию нераскрытых вариантов осуществления, которые не будут подробно описаны. Кроме того, в нижеследующем описании, если полупроводниковое запоминающее устройство 30 находится в PODTM, сигнал PODTM_EN разрешения тестирования равен логической «1». Если полупроводниковое запоминающее устройство 30 не находится в PODTM, сигнал PODTM_EN разрешения тестирования равен логическому «0». Если штырек 310 DM является объектом тестирования PODTM, первый сигнал PODTM_DM_EN флага тестирования равен логической «1». Если штырек 310 DM не является объектом тестирования PODTM, первый сигнал PODTM_DM_EN флага тестирования равен логическому «0». Если штырек 310 DM задействован, сигнал DM_enable управления задействованием равен логической «1». Если штырек 310 DM не задействован, сигнал DM_enable управления задействованием равен логическому «0». Первый сигнал фиксированного уровня представлен как VDD и первый сигнал VDD фиксированного уровня указывает, что функции повышения уровня всех первых импедансных блоков отключены. Следует понимать, что конкретное значение первого сигнала фиксированного уровня зависит от логического принципа схемы и может быть установлено согласно соответствующей схемной логике.

[00182] Принцип работы, показанный на фиг. 7, поясняется ниже в четырех рабочих сценариях.

[00183] Рабочий сценарий 1 состоит в следующем: полупроводниковое запоминающее устройство 30 входит в PODTM и штырек 310 DM является объектом тестирования. При этом, поскольку первый сигнал PODTM_DM_EN флага тестирования равен логической «1», второй модуль 414 выбора выводит первый декодированный сигнал RONpu_CODE[M:0] для получения первого сигнала управления тестовым состоянием. Поскольку сигнал PODTM_EN разрешения тестирования равен логической «1», третий модуль 415 выбора выводит первый сигнал управления тестовым состоянием для получения первого сигнала ODT_MUX[M:0] управления импедансом. Как описано ранее, второй сигнал IMPpu_CODE[M:0] управления импедансом в PODTM всегда недействителен, так что первый логический модуль 42 по существу логически объединяет первый сигнал ODT_MUX[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] для получения первого целевого сигнала PU1_MAIN_CODE, таким образом управляя импедансом штырька 310 DM как первым импедансным параметром. В данном случае признание недействительным второго сигнала IMPpu_CODE[M:0] управления импедансом может быть обеспечено по меньшей мере двумя способами добавления соответствующего логического элемента для блокирования сигнала в первый модуль 44 предварительной обработки или добавления соответствующего логического элемента для блокирования сигнала в первый логический модуль 42.

[00184] Как следует из вышеизложенного, в рабочем сценарии 1 импедансом штырька 310 DM по существу управляют с помощью первого OP MR5 OP[2:1].

[00185] Рабочий сценарий 2 состоит в следующем: полупроводниковое запоминающее устройство 30 входит в PODTM и штырек 310 DM не является объектом тестирования. Сигнал DM_enable управления задействованием указывает, что штырек 310 DM задействован. При этом, поскольку сигнал DM_enable управления задействованием равен логическому «0», первый модуль 413 выбора выводит второй декодированный сигнал RTT_CODE[M:0] для получения первого сигнала предварительного выбора. Поскольку первый сигнал PODTM_DM_EN флага тестирования равен логическому «0», второй модуль 414 выбора выводит первый сигнал предварительного выбора для получения первого сигнала управления тестовым состоянием. Поскольку сигнал PODTM_EN разрешения тестирования равен логической «1», третий модуль 415 выбора выводит первый сигнал управления тестовым состоянием для получения первого сигнала ODT_MUX[M:0] управления импедансом. Как описано ранее, второй сигнал IMPpu_CODE[M:0] управления импедансом в PODTM всегда недействителен, так что первый логический модуль 42 по существу логически объединяет первый сигнал ODT_MUX[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] для получения первого целевого сигнала PU1_MAIN_CODE, таким образом управляя импедансом штырька 310 DM как вторым импедансным параметром.

[00186] Как следует из вышеизложенного, в рабочем сценарии 2 импедансом штырька 310 DM по существу управляют с помощью второго OP MR34 OP[2:0] и, в частности, импеданс штырька DM представляет собой второй импедансный параметр.

[00187] Рабочий сценарий 3 состоит в следующем: полупроводниковое запоминающее устройство 30 входит в PODTM и штырек 310 DM не является объектом тестирования. Сигнал DM_enable управления задействованием указывает, что штырек 310 DM не задействован. При этом, поскольку сигнал DM_enable управления задействованием равен логическому «0», первый модуль 413 выбора выводит первый сигнал VDD фиксированного уровня для получения первого сигнала предварительного выбора, а второй модуль 414 выбора выводит первый сигнал предварительного выбора для получения первого сигнала управления тестовым состоянием. Поскольку сигнал PODTM_EN разрешения тестирования равен логической «1», третий модуль 415 выбора выводит первый сигнал управления тестовым состоянием для получения первого сигнала ODT_MUX[M:0] управления импедансом. Как описано ранее, второй сигнал IMPpu_CODE[M:0] управления импедансом в PODTM всегда недействителен, так что первый логический модуль 42 по существу логически объединяет первый сигнал ODT_MUX[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] для получения первого целевого сигнала PU1_MAIN_CODE. Поскольку первый сигнал VDD фиксированного уровня всегда указывает, что функции повышения уровня всех первых импедансных блоков отключены, первый целевой сигнал PU1_MAIN_CODE выполнен с возможностью управления первым модулем 43 формирователя таким образом, чтобы он находился в отсоединенном состоянии, чтобы штырек 310 DM находится в состоянии Hi-Z высокого импеданса.

[00188] Как следует из вышеизложенного, в рабочем сценарии 3 импедансом штырька 310 DM по существу управляют с помощью первого сигнала VDD фиксированного уровня и, в частности, штырек DM находится в состоянии Hi-Z высокого импеданса.

[00189] Рабочий сценарий 4 состоит в следующем: полупроводниковое запоминающее устройство 30 не входит в PODTM. При этом, поскольку сигнал PODTM_EN управления задействованием равен логическому «0», третий модуль 415 выбора выводит первый сигнал управления нетестовым состоянием, определенный вторым модулем 45 предварительной обработки, для получения первого сигнала ODT_MUX[M:0] управления импедансом. Поскольку штырек 310 DM поддерживает только функцию записи, второй сигнал IMPpu_CODE[M:0] управления импедансом в режиме, отличном от PODTM, недействителен, а первый сигнал ODT_MUX[M:0] управления импедансом действителен, так что первый логический модуль 42 объединяет первый сигнал ODT_MUX[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] для получения первого целевого сигнала PU1_MAIN_CODE, таким образом управляя импедансом штырька 310 DM.

[00190] Как следует из вышеизложенного, в рабочем сценарии 4 импедансом штырька 310 DM по существу управляют с помощью второго модуля 45 предварительной обработки.

[00191] Еще в одном варианте реализации режима первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька DQ в состоянии формирователя выходного сигнала, а второй сигнал управления импедансом выполнен с возможностью указания импеданса DR в состоянии, отличном от заданного тестового состояния. Другими словами, путем объединения стратегии управления сигналом DR в PODTM со стратегией управления сигналом для атрибута, относящегося к чтению, реализуют управление импедансом в PODTM.

[00192] Соответственно, как показано на фиг. 8, первый сигнал управления импедансом представлен как IMPpu_CODE[M:0], а второй сигнал управления импедансом представлен как ODT_CTRL[M:0]. В частности, по сравнению с фиг. 6 полупроводниковое запоминающее устройство 30 на фиг. 8 также включает в себя первый модуль 44 предварительной обработки и второй модуль 45 предварительной обработки.

[00193] Аналогичным образом, принцип работы, показанный на фиг. 8, поясняется ниже в четырех рабочих сценариях.

[00194] Рабочий сценарий 1 состоит в следующем: полупроводниковое запоминающее устройство 30 входит в PODTM и штырек 310 DM является объектом тестирования. При этом, поскольку первый сигнал PODTM_DM_EN флага тестирования равен логической «1», второй модуль 414 выбора выводит первый декодированный сигнал RONpu_CODE[M:0] для получения первого сигнала управления тестовым состоянием. Поскольку сигнал PODTM_EN разрешения тестирования равен логической «1», третий модуль 415 выбора выводит первый сигнал управления тестовым состоянием для получения первого сигнала IMPpu_CODE[M:0] управления импедансом. Как описано ранее, второй сигнал ODT_CTRL[M:0] управления импедансом в PODTM всегда недействителен, так что первый логический модуль 42 по существу логически объединяет первый сигнал IMPpu_CODE[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] для получения первого целевого сигнала PU1_MAIN_CODE, таким образом управляя импедансом штырька 310 DM как первым импедансным параметром.

[00195] Таким образом, в рабочем сценарии 1 импедансом штырька 310 DM по-прежнему управляют с помощью первого OP MR5 OP[2:1] и импеданс штырька DM является первым импедансным параметром.

[00196] Рабочий сценарий 2 состоит в следующем: полупроводниковое запоминающее устройство 30 входит в PODTM и штырек 310 DM не является объектом тестирования. Сигнал DM_enable управления задействованием указывает, что штырек 310 DM задействован. При этом, поскольку сигнал DM_enable управления задействованием равен логической «1», первый модуль 413 выбора выводит второй декодированный сигнал RTT_CODE[M:0] для получения первого сигнала предварительного выбора. Поскольку первый сигнал PODTM_DM_EN флага тестирования равен логическому «0», второй модуль 414 выбора выводит первый сигнал предварительного выбора для получения первого сигнала управления тестовым состоянием. Поскольку сигнал PODTM_EN разрешения тестирования равен логической «1», третий модуль 415 выбора выводит первый сигнал управления тестовым состоянием для получения первого сигнала IMPpu_CODE[M:0] управления импедансом. Как описано ранее, второй сигнал ODT_CTRL управления импедансом в PODTM всегда недействителен, так что первый логический модуль 42 по существу логически объединяет первый сигнал IMPpu_CODE[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] для получения первого целевого сигнала PU1_MAIN_CODE, таким образом управляя импедансом штырька 310 DM как вторым импедансным параметром.

[00197] Как следует из вышеизложенного, в рабочем сценарии 2 импедансом штырька 310 DM по существу управляют с помощью второго OP MR34 OP[2:0] и, в частности, импеданс штырька DM представляет собой второй импедансный параметр.

[00198] Рабочий сценарий 3 состоит в следующем: полупроводниковое запоминающее устройство 30 входит в PODTM и штырек 310 DM не является объектом тестирования. Сигнал DM_enable управления задействованием указывает, что штырек 310 DM не задействован. При этом, поскольку сигнал DM_enable управления задействованием равен логическому «0», первый модуль 413 выбора выводит первый сигнал VDD фиксированного уровня для получения первого сигнала предварительного выбора, а второй модуль 414 выбора выводит первый сигнал предварительного выбора для получения первого сигнала управления тестовым состоянием. Поскольку сигнал PODTM_EN разрешения тестирования равен логической «1», третий модуль 415 выбора выводит первый сигнал управления тестовым состоянием для получения первого сигнала IMPpu_CODE[M:0] управления импедансом. Как описано ранее, второй сигнал ODT_CTRL управления импедансом в PODTM всегда недействителен, так что первый логический модуль 42 по существу логически объединяет первый сигнал IMPpu_CODE[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] для получения первого целевого сигнала PU1_MAIN_CODE. Поскольку первый сигнал VDD фиксированного уровня всегда указывает, что функции повышения уровня всех первых импедансных блоков отключены, первый целевой сигнал PU1_MAIN_CODE выполнен с возможностью управления первым модулем 43 формирователя таким образом, чтобы он находился в отсоединенном состоянии, чтобы штырек 310 DM находится в состоянии Hi-Z высокого импеданса.

[00199] Как следует из вышеизложенного, в рабочем сценарии 3 импедансом штырька 310 DM по существу управляют с помощью первого сигнала VDD фиксированного уровня и, в частности, штырек DM находится в состоянии Hi-Z высокого импеданса.

[00200] Рабочий сценарий 4 состоит в следующем: полупроводниковое запоминающее устройство 30 не входит в PODTM. При этом, поскольку сигнал PODTM_EM управления задействованием равен логическому «0», третий модуль 415 выбора выводит первый сигнал управления нетестовым состоянием, определенный первым модулем 44 предварительной обработки, для получения первого сигнала IMPpu_CODE[M:0] управления импедансом. При этом, второй модуль 45 предварительной обработки выводит второй сигнал ODT_CTRL[M:0] управления импедансом. Как описано ранее, поскольку штырек 310 DM поддерживает только функцию записи, первый сигнал IMPpu_CODE[M:0] управления импедансом в режиме, отличном от PODTM, недействителен, а второй сигнал ODT_CTRL[M:0] управления импедансом действителен, так что первый логический модуль 42 объединяет второй сигнал ODT_CTRL[M:0] управления импедансом и первый калибровочный сигнал ZQ1_CODE[N-1:0] для получения первого целевого сигнала PU1_MAIN_CODE, таким образом управляя импедансом штырька 310 DM.

[00201] Как следует из вышеизложенного, в рабочем сценарии 4 импедансом штырька 310 DM по существу управляют с помощью второго модуля 45 предварительной обработки и, в частности, в зависимости от фактических требований.

[00202] Кроме того, следует отметить, что на фиг. 7 и фиг. 8 символ «/», отмеченный на пути прохождения сигнала, указывает, что фактически существует множество путей прохождения сигнала и для иллюстрации показан только один из них. Другими словами, каждый сигнал из MR34 OP[2:0], MR5 OP[2:1], RONpu_CODE[M:0], RTT_CODE[M:0], IMPpu_CODE[M:0], ZQ1_CODE[N-1:0], ODT_CTRL[M:0], ODT_MUX[M:0] и PU1_MAIN_CODE включает в себя множество подсигналов, и каждый подсигнал имеет свой собственный путь прохождения сигнала.

[00203] Процесс обработки сигнала в первой схеме 311 формирователя будет описан ниже со ссылкой на фиг. 7 или фиг. 8.

[00204] В некоторых вариантах осуществления, как показано на фиг. 7 или фиг. 8, каждый из первого декодированного сигнала RONpu_CODE[M:0], второго декодированного сигнала RTT_CODE[M:0], первого сигнала предварительного выбора, первого сигнала фиксированного уровня, первого сигнала управления тестовым состоянием, первого сигнала управления нетестовым состоянием и первого сигнала управления импедансом включает в себя -M+1 битов подсигналов, представленные как [M:0]. Первый модуль 413 выбора включает в себя M+1 первых селекторов данных, второй модуль 414 выбора включает в себя M+1 вторых селекторов данных и третий модуль 415 выбора включает в себя M+1 третьих селекторов данных. При этом входной электрод одного из первых селекторов данных, соответственно, принимает один бит подсигнала второго декодированного сигнала RTT_CODE[M:0] и один бит подсигнала первого сигнала фиксированного уровня, выходной электрод одного из первых селекторов данных выполнен с возможностью вывода одного бита подсигнала первого сигнала предварительного выбора, а управляющие электроды всех первых селекторов данных принимают сигнал DM_enable разрешения тестирования. Входной электрод одного из вторых селекторов данных принимает один бит подсигнала первого сигнала предварительного выбора и один бит подсигнала первого декодированного сигнала RONpu_CODE[M:0], выходной электрод одного из вторых селекторов данных выполнен с возможностью вывода одного бита подсигнала первого сигнала управления тестовым состоянием, а управляющие электроды всех вторых селекторов данных принимают первый сигнал PODTM_DM_EN флага тестирования. Входной электрод одного из третьих селекторов данных принимает один бит подсигнала первого сигнала управления тестовым состоянием и один бит подсигнала первого сигнала управления нетестовым состоянием, выходной электрод одного из третьих селекторов данных выполнен с возможностью вывода одного бита подсигнала первого сигнала управления импедансом, а управляющие электроды всех третьих селекторов данных принимают сигнал PODTM_EN разрешения тестирования. В данном случае M является положительным целым числом.

[00205] Следует отметить, что первый сигнал управления тестовым состоянием представлен как первый сигнал управления тестовым состоянием [M:0], первый сигнал предварительного выбора представлен как первый сигнал предварительного выбора [M:0], первый сигнал фиксированного уровня представлен как VDD[M:0], первый сигнал управления нетестовым состоянием представлен как первый сигнал управления нетестовым состоянием [M:0], а первый сигнал управления импедансом представлен как первый сигнал управления импедансом [M:0]. Таким образом, 1-й первый селектор данных принимает, соответственно, RTT_CODE[0], VDD[0] и DM_enable, и выбирает один из RTT_CODE[0] и VDD[0] в соответствии с DM_enable для вывода первого сигнала предварительного выбора [0]. 1-й второй селектор данных принимает, соответственно, первый сигнал предварительного выбора [0], RONpu_CODE[0] и PODTM_DM_EN, и выбирает один из первого сигнала предварительного выбора [0] и RONpu_CODE[0] в соответствии с PODTM_DM_EN для вывода первого сигнала управления тестовым состоянием [0]. 1-й третий селектор данных принимает, соответственно, первый сигнал управления тестовым состоянием [0], первый сигнал управления нетестовым состоянием [0] и PODTM_EN, и выбирает один из первого сигнала управления тестовым состоянием [0] и первого сигнала управления нетестовым состоянием [0] в соответствии с PODTM_EN для вывода первого сигнала управления импедансом [0]. Другие ситуации могут быть поняты со ссылкой на описанные ранее.

[00206] В некоторых вариантах осуществления второй сигнал управления импедансом включает в себя M+1 битов подсигналов, а первый калибровочный сигнал ZQ1_CODE[N-1:0] включает в себя N битов подсигналов. Первый целевой сигнал включает в себя некоторое количество A групп подсигналов и каждая группа подсигналов включает в себя N битов подсигналов. Первая группа сигналов в первом целевом сигнале представлена как PU1_MAIN_CODE_1[N-1:0], вторая группа сигналов в первом целевом сигнале представлена как PU1_MAIN_CODE_2[N-1:0]…, а A-я группа сигналов в первом целевом сигнале представлены как PU1_MAIN_CODE_A[N-1:0]. Первый модуль 53 формирователя включает в себя некоторое количество A первых импедансных блоков и каждый первый импедансный блок выполнен с возможностью приема группы подсигналов в первом целевом сигнале PU1_MAIN_CODE, т. е. 1-й первый импедансный блок выполнен с возможностью приема PU1_MAIN_CODE_1[N-1:0], 2-й первый импедансный блок выполнен с возможностью приема PU1_MAIN_CODE_2[N-1:0]…, А-й первый импедансный блок выполнен с возможностью приема PU1_MAIN_CODE_A [Н-1:0].

[00207] Как показано на фиг. 7 или фиг. 8, первый логический модуль 42, в частности, выполнен с возможностью определения того, разрешена ли функция повышения уровня по меньшей мере одного первого импедансного блока, в соответствии с первым сигналом управления импедансом и вторым сигналом управления импедансом; и определения, в случае, когда функция повышения уровня а-го первого импедансного блока разрешена, состояния уровня а-й группы подсигналов в первом целевом сигнале PU1_MAIN_CODE в соответствии с первым калибровочным сигналом таким образом, чтобы управлять значением сопротивления a-го первого импедансного блока, которое должно соответствовать стандартному значению сопротивления; или определения того, в случае, когда функция повышения уровня а-го первого импедансного блока запрещена, что a-я группа подсигналов в первом целевом сигнале PU1_MAIN_CODE находится в состоянии первого уровня (что может быть определено в соответствии с фактической схемной логикой и не является существенным ограничением). В данном случае все из a, N и A являются целыми числами, a меньше или равно A и M+1 меньше или равно A.

[00208] Следует понимать, что для первого логического модуля 42 существует только один действительный сигнал между первым сигналом управления импедансом и вторым сигналом управления импедансом. В случае, когда M + 1 ≤ A, с помощью одного бита подсигнала в действительном сигнале управляют тем, разрешена ли функция повышения уровня одного или более первых импедансных блоков. Кроме того, множество первых импедансных блоков находятся в параллельном состоянии и каждый первый импедансный блок может обеспечивать стандартное значение RZQ сопротивления. Таким образом, если повышенный импеданс штырька 310 DM необходимо установить на RZQ/2, разрешают функции повышения уровня двух первых импедансных блоков, а функции повышения уровня оставшихся первых импедансных блоков запрещают. Если повышенный импеданс штырька 310 DM необходимо установить на RZQ/3, разрешают функции повышения уровня трех первых импедансных блоков, а функции повышения уровня оставшихся первых импедансных блоков запрещают. Другие ситуации могут быть поняты со ссылкой на описанные ранее.

[00209] Так, например, в случае, когда M + 1 = A = 7, если предположить, что действительным сигналом между первым сигналом управления импедансом и вторым сигналом управления импедансом является IMPpu_CODE[6:0], тогда IMPpu_CODE[0] управляет первым сигналом управления импедансом, IMPpu_CODE[1] управляет 2-м первым импедансным блоком … IMPpu_CODE[6] управляет седьмым первым импедансным блоком. В частности, если предположить, что IMPpu_CODE[6:0]=1111111, значения уровня для каждой группы подсигналов (всего семь групп) в первом целевом сигнале совпадают со значением уровня первого калибровочного сигнала, так что повышенные значения сопротивления всех семи первых импедансных блоков равны RZQ, а повышенное сопротивление штырька 310 DM равно RZQ/7. Если предположить, что IMPpu_CODE[6:0]=1111000, значения уровня для всех групп подсигналов от первой группы подсигналов до третьей группы подсигналов в первом целевом сигнале находятся в состоянии первого уровня, а все значения уровня для каждой группы подсигналов в группах подсигналов от четвертой группы подсигналов до седьмой группы подсигналов, соответственно, являются такими же, как значение уровня первого калибровочного сигнала, то все импедансные блоки от первого импедансного блока до 3-го первого импедансного блока отсоединены. Все повышенные значения сопротивления для импедансных блоков от 4-го первого импедансного блока до седьмого первого импедансного блока равны RZQ, так что повышенный импеданс штырька 310 DM равен RZQ/4. Другие ситуации могут быть поняты со ссылкой на описанные ранее.

[00210] Так, например, в случае, когда M + 1 = 4 и A = 7, если предположить, что действительный сигнал между первым сигналом управления импедансом и вторым сигналом управления импедансом представляет собой сигнал IMPpu_CODE[3:0], IMPpu_CODE[0] управляет 1-м первым сигналом управления импедансом, IMPpu_CODE[1] управляет 2-м первым импедансным блоком и 3-м первым импедансным блоком, IMPpu_CODE[2] управляет 4-м первым импедансным блоком и пятым импедансным блоком, а IMPpu_CODE[3] управляет шестым первым импедансным блоком и седьмым импедансным блоком. В частности, если предположить, что IMPpu_CODE[3:0]=1111, значения уровня для каждой группы подсигналов в первом целевом сигнале совпадают со значением уровня первого калибровочного сигнала, так что повышенные значения сопротивления всех семи первых импедансных блоков равны RZQ, а повышенное сопротивление штырька 310 DM равно RZQ/7. Если предположить, что IMPpu_CODE[3:0]=1100, значения уровня для всех групп подсигналов от первой группы подсигналов до третьей группы подсигналов в первом целевом сигнале находятся в состоянии первого уровня, а все значения уровня для каждой группы подсигналов в группах подсигналов от четвертой группы подсигналов до седьмой группы подсигналов, соответственно, являются такими же, как значение уровня первого калибровочного сигнала, то все импедансные блоки от первого импедансного блока до 3-го первого импедансного блока отсоединены. Все повышенные значения сопротивления для импедансных блоков от 4-го первого импедансного блока до седьмого первого импедансного блока равны RZQ, так что повышенный импеданс штырька 310 DM равен RZQ/4. Другие ситуации могут быть поняты со ссылкой на описанные ранее.

[00211] Другими словами, если разрешена функция повышения уровня определенного первого импедансного блока, повышенное значение сопротивления первого импедансного блока калибруют до стандартного значения сопротивления с использованием первого калибровочного сигнала, в противном случае, если функция повышения уровня первого импедансного блока запрещена, соответствующую схему первого импедансного блока отсоединяют с помощью фиксированного сигнала в состоянии первого уровня.

[00212] В некоторых вариантах осуществления, как показано на фиг. 7 или фиг. 8, каждый первый импедансный блок включает в себя N первых переключающих транзисторов (например, первый переключающий транзистор 431 на фиг. 7 или фиг. 8), N вторых переключающих транзисторов (например, второй переключающий транзистор 432 на фиг. 7 или фиг. 8) и 2N первых резисторов (например, первый резистор 433 на фиг. 7 или фиг. 8). Управляющий электрод n-го первого переключающего транзистора в a-м первом импедансном блоке соединен с n-м подсигналом в а-й группе подсигналов в первом целевом сигнале, первый электрод одного из первых переключающих транзисторов соединен с первым электродом одного из первых резисторов, а второй электрод одного из первых переключающих транзисторов соединен с сигналом питания. Управляющий электрод одного из вторых переключающих транзисторов соединен со вторым сигналом фиксированного уровня, первый электрод одного из вторых переключающих транзисторов соединен с сигналом VSS заземления, второй электрод одного из вторых переключающих транзисторов соединен с первым электродом одного из первых резисторов и все вторые электроды 2N первых резисторов соединены со штырьком 310 DM. В данном случае n меньше или равно N.

[00213] Следует понимать, что, поскольку штырек 310 DM не поддерживает функцию чтения и не требует разрешения функции понижения уровня, второй переключающий транзистор выключают с использованием второго сигнала фиксированного уровня и его конкретное значение может быть определено в соответствии с фактическими условиями схемы.

[00214] Следует отметить, что если взять в качестве примера 1-й импедансный блок, показанный на фиг. 7 или фиг. 8, 1-й импедансный блок выполнен с возможностью приема первой группы подсигналов PU1_MAIN_CODE_1[N-1:0] в первом целевом сигнале. PU1_MAIN_CODE_1[N-1:0] включает в себя N подсигналов PU1_MAIN_CODE_1[0], PU1_MAIN_CODE_1[1]…PU1_MAIN_CODE_1[N-1]. Каждый подсигнал выполнен с возможностью управления рабочим состоянием одного из первых переключающих транзисторов, соответственно, таким образом, чтобы управлять первым импедансным блоком для выполнения функции повышения уровня с помощью стандартного значения сопротивления или не выполнять функцию повышения уровня.

[00215] Кроме того, на фиг. 7 или фиг. 8 в 1-м импедансном блоке показаны три первых переключающих транзистора (пронумерован только один первый переключающий транзистор 431), три вторых переключающих транзистора (пронумерован только один второй переключающий транзистор 432) и шесть первых резисторов (пронумерован только один первый резистор 433), но в реальных сценариях количество первых переключающих транзисторов/вторых переключающих транзисторов/первых резисторов может быть большим или меньшим.

[00216] Следует понимать, что штырек 310 DM поддерживает только функцию записи данных и обеспечивает импеданс завершения, так что необходимость в выполнении функции понижения уровня отсутствует. Таким образом, первые электроды всех вторых переключающих транзисторов соединены со вторым сигналом фиксированного уровня, т. е. все вторые переключающие транзисторы не проводят ток. Например, второй сигнал фиксированного уровня может представлять собой сигнал VSS заземления, но его конкретное значение уровня должно быть определено в соответствии со схемной логикой, которая не ограничивается в варианте осуществления настоящего изобретения.

[00217] Подробное описание структуры второй схемы 321 формирователя приведено для примера ниже. Следует понимать, что хотя некоторые сигналы во второй схеме 321 формирователя и некоторые сигналы в первой схеме 311 формирователя имеют разные названия на китайском языке, источники и формы сигналов в основном одинаковы, поэтому использованы одни и те же названия на английском языке.

[00218] В варианте осуществления настоящего изобретения полупроводниковое запоминающее устройство 30 дополнительно выполнено с возможностью определения третьего сигнала управления нетестовым состоянием, четвертого сигнала управления импедансом, пятого сигнала управления импедансом, второго калибровочного сигнала ZQ2_CODE[N-1:0] и третьего калибровочного сигнала ZQ3_CODE[N-1:0].

[00219] Как показано на фиг. 9, вторая схема 421 формирователя может включать в себя второй модуль 51 обработки сигналов, второй логический модуль 521, третий логический модуль 522 и второй модуль 53 формирователя.

[00220] Второй модуль 51 обработки сигналов выполнен с возможностью приема второго сигнала PODTM_DQ_EN флага тестирования (например, вышеупомянутого PODTM_DQ0_EN или PODTM_DQ1_EN…PODTM_DQ7_EN), первого OP MR5 OP[2:1], второго OP MR34 OP[2:0] и третьего сигнала управления нетестовым состоянием; и вывода, на основании одного из первого OP MR5 OP[2:1] и второго OP MR34 OP[2:0], третьего сигнала управления импедансом в соответствии со вторым сигналом PODTM_DQ_EN флага тестирования, когда полупроводниковое запоминающее устройство 30 находится в заданном тестовом состоянии; или вывода, на основании третьего сигнала управления нетестовым состоянием, третьего сигнала управления импедансом, когда полупроводниковое запоминающее устройство 30 не находится в заданном тестовом режиме.

[00221] Второй логический модуль 521 выполнен с возможностью приема третьего сигнала управления импедансом, четвертого сигнала управления импедансом и второго калибровочного сигнала ZQ2_CODE[N-1:0]; а также выбора и логического объединения четвертого сигнала управления импедансом и второго калибровочного сигнала ZQ2_CODE[N-1:0] для вывода второго целевого сигнала PU2_MAIN_CODE.

[00222] Третий логический модуль 522 выполнен с возможностью приема пятого сигнала управления импедансом и третьего калибровочного сигнала ZQ3_CODE[N-1:0]; а также логического объединения пятого сигнала управления импедансом и третьего калибровочного сигнала ZQ3_CODE[N-1:0] для вывода третьего целевого сигнала PD_MAIN_CODE.

[00223] Второй модуль 53 формирователя включает в себя множество вторых импедансных блоков и выполнен с возможностью приема второго целевого сигнала PU2_MAIN_CODE и третьего целевого сигнала PD_MAIN_CODE; а также управления множеством вторых импедансных блоков с использованием второго целевого сигнала PU2_MAIN_CODE и третьего целевого сигнала PD_MAIN_CODE для управления импедансом соответствующего штырька 320 DM.

[00224] Следует отметить, что каждый штырек 320 DQ соответствует соответствующей второй схеме 321 формирователя, и в варианте осуществления настоящего изобретения в качестве примера для пояснения используется только одна вторая схема 321 формирователя.

[00225] Следует понимать, что штырек 320 DQ поддерживает функцию записи и функцию чтения, и в то же время включает в себя функцию повышения уровня и функцию понижения уровня. Следовательно, существует не только третий сигнал управления импедансом, который выполнен с возможностью управления функцией повышения уровня во второй схеме 321 формирователя, но также и пятый сигнал управления импедансом, выполненный с возможностью управления функцией понижения уровня.

[00226] Следует отметить, что второй калибровочный сигнал ZQ2_CODE[N-1:0] выполнен с возможностью калибровки повышенного значения сопротивления, т. е. второй калибровочный сигнал ZQ2_CODE[N-1:0] выполнен с возможностью калибровки повышенного значения сопротивления каждого второго импедансного блока до стандартного значения сопротивления. Третий калибровочный сигнал ZQ3_CODE[N-1:0] выполнен с возможностью калибровки пониженного значения сопротивления, т. е. третий калибровочный сигнал ZQ3_CODE[N-1:0] выполнен с возможностью калибровки пониженного значения сопротивления каждого второго импедансного блока до стандартного значения сопротивления.

[00227] Кроме того, поскольку первый калибровочный сигнал ZQ1_CODE[N-1:0] и второй калибровочный сигнал ZQ2_CODE[N-1:0] выполнены с возможностью калибровки повышенного значения сопротивления, в некоторых вариантах осуществления можно считать, что отклонения в первом импедансном блоке и втором импедансном блоке находятся в допустимом диапазоне ошибок, так что первый калибровочный сигнал ZQ1_CODE[N-1:0] и второй калибровочный сигнал ZQ2_CODE[N-1:0] могут представлять собой одинаковый сигнал.

[00228] Кроме того, следует отметить, что для второй схемы 321 формирователя действительный сигнал из третьего сигнала управления импедансом и четвертого сигнала управления импедансом объединяют со вторым калибровочным сигналом ZQ2_CODE[N-1:0] с помощью второго логического модуля 521 таким образом, чтобы сформировать второй целевой сигнал PU2_MAIN_CODE, выполненный с возможностью управления функцией повышения уровня второго импедансного блока 53. Структура схемы и процесс обработки сигналов для этой части схемы могут быть соответственно поняты со ссылкой на первую схему 311 формирователя, описание которой здесь не повторяется. Кроме того, вторая схема 321 формирователя также объединяет пятый сигнал управления импедансом и третий калибровочный сигнал ZQ3_CODE[N-1:0] с помощью третьего логического модуля 522, чтобы сформировать третий целевой сигнал PD_MAIN_CODE, выполненный с возможностью управления функцией понижения уровня второго импедансного блока 53.

[00229] В некоторых вариантах осуществления, как показано на фиг. 9, второй модуль 51 обработки сигналов может включать в себя пятый модуль 511 декодирования, шестой модуль 512 декодирования, четвертый модуль 513 выбора и пятый модуль 514 выбора.

[00230] Пятый модуль 511 декодирования выполнен с возможностью приема первого OP MR5 OP[2:1], декодирования первого OP MR5 OP[2:1] и вывода третьего декодированного сигнала RONpu_CODE[M:0].

[00231] Шестой модуль 512 декодирования выполнен с возможностью приема второго OP MR34 OP[2:0], декодирования второго OP MR34 OP[2:0] и вывода четвертого декодированного сигнала RTT_CODE[M:0].

[00232] Четвертый модуль 513 выбора выполнен с возможностью приема второго сигнала PODTM_DQ_EN флага тестирования, третьего декодированного сигнала RONpu_CODE[M:0] и четвертого декодированного сигнала RTT_CODE[M:0]; и выбора одного из третьего декодированного сигнала RONpu_CODE[M:0] и четвертого декодированного сигнала RTT_CODE[M:0] в соответствии со вторым сигналом PODTM_DQ_EN флага тестирования для вывода третьего сигнала управления тестовым состоянием.

[00233] Пятый модуль 514 выбора выполнен с возможностью приема сигнала PODTM_EN разрешения тестирования, третьего сигнала управления тестовым состоянием и третьего сигнала управления нетестовым состоянием; и выбора одного из третьего сигнала управления тестовым состоянием и третьего сигнала управления нетестовым состоянием в соответствии с сигналом PODTM_EN разрешения тестирования для вывода третьего сигнала управления импедансом. В данном случае сигнал PODTM_EN разрешения тестирования выполнен с возможностью указания того, находится ли полупроводниковое запоминающее устройство 30 в заданном тестовом режиме.

[00234] Для второй схемы 321 формирователя, показанной на фиг. 9, в соответствии с различными определениями третьего сигнала управления нетестовым состоянием и четвертого сигнала управления импедансом могут быть применены два конкретных варианта реализации режима.

[00235] В одном варианте осуществления третий сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса соответствующего штырька DQ в состоянии завершения, а четвертый сигнал управления импедансом и пятый сигнал управления импедансом вместе выполнены с возможностью указания импеданса соответствующего штырька DQ в состоянии формирователя выходного сигнала. Другими словами, путем объединения стратегии управления сигналом штырька DQ в PODTM со стратегией управления сигналом для атрибута, относящегося к записи, реализуют управление импедансом в PODTM.

[00236] Соответственно, как показано на фиг. 10, третий сигнал управления импедансом представлен как ODT_MUX[M:0], четвертый сигнал управления импедансом представлен как IMPpu_CODE[M:0], а пятый сигнал управления импедансом представлен как IMPpd_CODE[M:0]. В частности, по сравнению с фиг. 9 вторая схема 321 формирователя на фиг. 10 дополнительно включает в себя третий модуль 54 предварительной обработки и четвертый модуль 55 предварительной обработки. Третий модуль 54 предварительной обработки выполнен с возможностью декодирования первого OP MR5 OP[2:1] с получением четвертого сигнала IMPpu_CODE[M:0] управления импедансом. Четвертый модуль 55 предварительной обработки выполнен с возможностью определения третьего сигнала управления нетестовым состоянием в соответствии с MR34[5:3], включающим RTT_WR, MR35[2:0], включающим RTT_NOM_WR, MR35[5:3], включающим RTT_NOM_RD, MR34[2:0], включающим RTT_PARK, и MR33[5:3], включающим DQS_RTT_PARK. Кроме того, в нижеследующем описании, если полупроводниковое запоминающее устройство 30 находится в PODTM, сигнал PODTM_EN разрешения тестирования равен логической «1». Если полупроводниковое запоминающее устройство 30 не находится в PODTM, сигнал PODTM_EN разрешения тестирования равен логическому «0». Если соответствующий штырек 320 DQ является объектом тестирования PODTM, соответствующий первый сигнал PODTM_DQ_EN флага тестирования равен логической «1». Если соответствующий штырек 320 DQ не является объектом тестирования PODTM, соответствующий первый сигнал PODTM_DQ_EN флага тестирования равен логическому «0».

[00237] В данном случае основной принцип работы второй схемы 321 формирователя по фиг. 10 по существу является таким же, как для первой схемы 311 формирователя по фиг. 7, что можно понять со ссылкой на предшествующее описание по фиг. 7, и он может не повторяться в этом варианте осуществления настоящего изобретения. В частности, поскольку штырек 320 DQ, как правило, задействован в нормальном рабочем режиме, сигнал, выполненный с возможностью управления задействованием штырька 320 DQ, не установлен в SPEC DDR5, так что по сравнению с первой схемой 311 формирователя, показанной на фиг. 7, вторая схема 321 формирователя, показанная на фиг. 10, имеет на один модуль выбора меньше. Кроме того, по сравнению с первой схемой 311 формирователя, показанной на фиг. 7, вторая схема 321 формирователя, показанная на фиг. 10, имеет еще одну часть для управления импедансом понижения уровня, принцип обработки сигналов которой может относиться к нижеследующему описанию. Кроме того, поскольку штырек 320 DQ поддерживает функцию записи и функцию чтения, в режиме, отличном от PODTM, необходимо определить, является ли третий сигнал управления импедансом или четвертый сигнал управления импедансом действительным, в соответствии с фактическими рабочими требованиями, а затем второй целевой сигнал PU2_MAIN_CODE получают путем логического объединения со вторым калибровочным сигналом ZQ2_CODE[M:0] с использованием действительного сигнала.

[00238] Еще в одном варианте осуществления третий сигнал управления нетестовым состоянием и пятый сигнал управления нетестовым состоянием вместе выполнены с возможностью указания импеданса соответствующего штырька DQ в состоянии формирователя выходного сигнала, а четвертый сигнал управления импедансом выполнен с возможностью указания импеданса соответствующего штырька DQ в состоянии завершения. Другими словами, путем объединения стратегии управления сигналом штырька DQ в PODTM со стратегией управления сигналом для атрибута, относящегося к чтению, реализуют управление импедансом в PODTM.

[00239] Соответственно, как показано на фиг. 11, третий сигнал управления импедансом представлен как IMPpu_CODE[M:0], четвертый сигнал управления импедансом представлен как ODT_CTRL[M:0], а пятый сигнал управления импедансом представлен как IMPpd_CODE[M:0]. В частности, по сравнению с фиг. 9, полупроводниковое запоминающее устройство 30 на фиг. 11 также включает в себя третий модуль 54 предварительной обработки и четвертый модуль 55 предварительной обработки.

[00240] В данном случае принцип работы второй схемы 321 формирователя по фиг. 11 по существу является таким же, как для первой схемы 311 формирователя по фиг. 8, что можно понять, соответственно, со ссылкой на предшествующее описание по фиг. 8 и оно может не повторяться в этом варианте осуществления настоящего изобретения. Аналогичным образом, по сравнению со второй схемой 321 формирователя, показанной на фиг. 11, первая схема 311 формирователя, показанная на фиг. 8, имеет на один модуль выбора меньше. По сравнению с первой схемой 311 формирователя, показанной на фиг. 8, вторая схема 321 формирователя, показанная на фиг. 11, имеет еще одну часть для управления импедансом понижения уровня, принцип обработки сигналов которой может относиться к нижеследующему описанию. Кроме того, поскольку штырек 320 DQ поддерживает функцию записи и функцию чтения, в режиме, отличном от PODTM, необходимо определить, является ли третий сигнал управления импедансом или четвертый сигнал управления импедансом действительным, в соответствии с фактическими рабочими требованиями, а затем второй целевой сигнал PU2_MAIN_CODE получают путем логического объединения со вторым калибровочным сигналом ZQ2_CODE[M:0] с использованием действительного сигнала.

[00241] Процесс обработки сигнала во второй схеме 321 формирователя будет описан ниже со ссылкой на фиг. 10 или фиг. 11.

[00242] В некоторых вариантах осуществления каждый из третьего декодированного сигнала RONpu_CODE[M:0], четвертого декодированного сигнала RTT_CODE[M:0], третьего сигнала управления тестовым состоянием, третьего сигнала управления нетестовым состоянием и третьего сигнала управления импедансом включает в себя -M+1 битов подсигналов. Четвертый модуль 513 выбора включает в себя M+1 четвертых селекторов данных. Пятый модуль 514 выбора включает в себя M+1 пятых селекторов данных. В данном случае входной электрод одного четвертого селектора данных принимает один бит подсигнала третьего декодированного сигнала RONpu_CODE[M:0] и один бит подсигнала четвертого декодированного сигнала RTT_CODE[M:0], причем выходной электрод одного четвертого селектора данных выполнен с возможностью вывода одного бита подсигнала третьего сигнала управления тестовым состоянием, а управляющие электроды всех четвертых селекторов данных принимают второй сигнал PODTM_DQ_EN флага тестирования. Входной электрод одного пятого селектора данных принимает один бит подсигнала третьего сигнала управления тестовым состоянием и один бит подсигнала третьего сигнала управления нетестовым состоянием, выходной электрод одного пятого селектора данных выполнен с возможностью вывода одного бита подсигнала третьего сигнала управления импедансом, а управляющие электроды всех пятых селекторов данных принимают сигнал PODTM_EN разрешения тестирования.

[00243] Следует отметить, что третий сигнал управления тестовым состоянием представлен как третий сигнал управления тестовым состоянием [M:0], третий сигнал управления нетестовым состоянием представлен как третий сигнал управления нетестовым состоянием [M:0], а третий сигнал управления импедансом представлен как третий сигнал управления импедансом [M:0]. Таким образом, 1-й четвертый селектор данных принимает, соответственно, RONpu_CODE[0], RTT_CODE[0] и PODTM_DQ_EN и выбирает один из RONpu_CODE[0] и RTT_CODE[0] в соответствии с PODTM_DQ_EN для вывода третьего сигнала управления тестовым состоянием [0]. 1-й пятый селектор данных принимает, соответственно, третий сигнал управления тестовым состоянием [0], третий сигнал управления нетестовым состоянием [0] и PODTM_EN, и выбирает один из третьего сигнала управления тестовым состоянием [0] и третьего сигнала управления нетестовым состоянием [0] в соответствии с PODTM_EN для вывода третьего сигнала управления импедансом [0]. Другие ситуации могут быть поняты со ссылкой на описанные ранее и по аналогии.

[00244] В некоторых вариантах осуществления четвертый сигнал управления импедансом включает в себя M+1 битов подсигналов. Каждый из второго калибровочного сигнала ZQ2_CODE[N-1:0] и третьего калибровочного сигнала ZQ3_CODE[N-1:0] включает в себя N битов подсигналов. Каждый из второго целевого сигнала PU2_MAIN_CODE и третьего целевого сигнала PD_MAIN_CODE включает в себя количество A групп подсигналов. Каждая группа подсигналов включает в себя N битов подсигналов. В данном случае второй модуль 53 формирователя включает в себя количество A вторых импедансных блоков и каждый второй импедансный блок выполнен с возможностью приема группы подсигналов во втором целевом сигнале PU2_MAIN_CODE и группы подсигналов в третьем целевом сигнале PD_MAIN_CODE. Другими словами, 1-й второй импедансный блок выполнен с возможностью приема PU2_MAIN_CODE_1[N-1:0] и PD_MAIN_CODE_1[N-1:0], 2-й второй импедансный блок выполнен с возможностью приема PU2_MAIN_CODE_2[N-1:0] и PD_MAIN_CODE_2[N-1:0]… и A-й второй импедансный блок выполнен с возможностью приема PU2_MAIN_CODE_A[N-1:0] и PD_MAIN_CODE_A[N-1:0].

[00245] В данном случае второй логический модуль 521, в частности, выполнен с возможностью определения того, разрешена ли функция повышения уровня по меньшей мере одного второго импедансного блока, в соответствии с третьим сигналом управления импедансом и четвертым сигналом управления импедансом; и определения, в случае, когда функция повышения уровня а-го второго импедансного блока разрешена, состояния уровня а-й группы подсигналов во втором целевом сигнале PU2_MAIN_CODE в соответствии со вторым калибровочным сигналом ZQ2_CODE[N-1:0] таким образом, чтобы управлять значением сопротивления второго импедансного блока, которое должно соответствовать стандартному значению сопротивления; или определения того, в случае, когда функция повышения уровня а-го второго импедансного блока запрещена, что a-я группа подсигналов во втором целевом сигнале PU2_MAIN_CODE находится в состоянии первого уровня. Третий логический модуль 522, в частности, выполнен с возможностью определения того, разрешена ли функция повышения уровня по меньшей мере одного второго импедансного блока, в соответствии с пятым сигналом управления импедансом; и определения, в случае, когда функция понижения уровня а-го второго импедансного блока разрешена, состояния уровня а-й группы подсигналов в третьем целевом сигнале PD_MAIN_CODE в соответствии с третьим калибровочным сигналом ZQ3_CODE[N-1:0] таким образом, чтобы управлять значением сопротивления второго импедансного блока, которое должно соответствовать стандартному значению сопротивления; или определения того, в случае, когда функция понижения уровня а-го второго импедансного блока запрещена, что a-я группа подсигналов в третьем целевом сигнале PD_MAIN_CODE находится в состоянии второго уровня.

[00246] Следует отметить, что действительный сигнал между третьим сигналом управления импедансом и четвертым сигналом управления импедансом объединяют со вторым калибровочным сигналом ZQ2_CODE[N-1:0] с помощью второго логического модуля 521 таким образом, чтобы получить второй целевой сигнал PU2_MAIN_CODE, таким образом управляя функцией повышения уровня второго импедансного блока. Структура и функционирование второго логического модуля 521 являются по существу такими же, как и у первого логического модуля 42, а принцип работы второго логического модуля 521 может относиться к приведенному выше описанию первого логического модуля 42 и могут не повторяться здесь.

[00247] Третий логический модуль 522 выполнен с возможностью объединения пятого сигнала IMPpd_CODE[M:0] управления импедансом и третьего калибровочного сигнала ZQ3_CODE[N-1:0] для получения третьего целевого сигнала PD_MAIN_CODE таким образом, чтобы управлять функцией понижения уровня второго импедансного блока. Аналогичным образом, один бит подсигнала пятого сигнала IMPpd_CODE[M:0] управления импедансом управляет тем, разрешена ли функция понижения уровня одного или более вторых импедансных блоков. На основании этого можно сделать вывод, что если разрешена функция понижения уровня определенного второго импедансного блока, повышенное значение сопротивления второго импедансного блока калибруют до стандартного значения сопротивления с использованием третьего калибровочного сигнала ZQ3_CODE[N-1:0] таким образом, чтобы выполнить функцию понижения уровня, в противном случае, если функция понижения уровня второго импедансного блока запрещена, соответствующую схему второго импедансного блока отсоединяют с помощью фиксированного сигнала в состоянии второго уровня.

[00248] В некоторых вариантах осуществления каждый второй импедансный блок включает в себя N третьих переключающих транзисторов (например, третий переключающий транзистор 531 на фиг. 10 или фиг. 11), N четвертых переключающих транзисторов (например, четвертый переключающий транзистор 532 на фиг. 10 или фиг. 11) и 2N вторых резисторов (например, второй резистор 533 на фиг. 10 или фиг. 11). Управляющий электрод n-го второго переключающего транзистора в a-м третьем импедансном блоке соединен с n-м подсигналом в а-й группе подсигналов во втором целевом сигнале, первый электрод одного третьего переключающего транзистора соединен с первым электродом одного из вторых резисторов, а второй электрод одного третьего переключающего транзистора соединен с сигналом питания. Управляющий электрод n-го четвертого переключающего транзистора в a-м втором импедансном блоке соединен с n-м подсигналом в a-й группе подсигналов в третьем целевом сигнале, первый электрод одного из четвертых переключающих транзисторов соединен с сигналом заземления, второй электрод одного четвертого переключающего транзистора соединен с первым электродом одного из вторых резисторов, а все вторые электроды 2N вторых резисторов соединены со штырьком DQ.

[00249] Следует отметить, что если взять в качестве примера 1-й второй импедансный блок, показанный на фиг. 10 или фиг. 11, 1-й второй импедансный блок выполнен с возможностью приема первой группы подсигналов PU2_MAIN_CODE_1[N-1:0] во втором целевом сигнале и первой группы подсигналов PD_MAIN_CODE_1[N-1:0] в третьем целевом сигнале. В данном случае PU2_MAIN_CODE_1[N-1:0] включает в себя подсигналы PU2_MAIN_CODE_1[0], PU2_MAIN_CODE_1[1] … PU2_MAIN_CODE_1[N-1] и каждый подсигнал выполнен, соответственно, с возможностью управления рабочим состоянием одного из третьих переключающих транзисторов таким образом, чтобы управлять вторым импедансным блоком для выполнения функции повышения уровня с помощью стандартного значения сопротивления или не выполнять функцию повышения уровня. PD_MAIN_CODE_1[N-1:0] включает в себя подсигналы PD_MAIN_CODE_1[0], PD_MAIN_CODE_1[1]…PD_MAIN_CODE_1[N-1], и подсигнал выполнен, соответственно, с возможностью управления рабочим состоянием одного четвертого переключающего транзистора таким образом, чтобы управлять вторым импедансным блоком для выполнения функции понижения уровня с помощью стандартного значения сопротивления или не выполнять функцию понижения уровня.

[00250] Кроме того, на фиг. 10 или фиг. 11 в 1-м втором импедансном блоке показаны три третьих переключающих транзистора (пронумерован только один третий переключающий транзистор 531), три четвертых переключающих транзистора (пронумерован только один четвертый переключающий транзистор 532) и шесть вторых резисторов (пронумерован только один второй резистор 533), но в реальных сценариях количество третьих переключающих транзисторов/четвертых переключающих транзисторов/вторых резисторов может быть большим или меньшим.

[00251] В возможной схемной логике состояние первого уровня является состоянием высокого уровня (логическая «1»), а состояние второго уровня является состоянием низкого уровня (логический «0»). Состояние высокого уровня представляет собой значение уровня, при котором N-канальный полевой транзистор проводит ток или P-канальный полевой транзистор не проводит ток. Состояние низкого уровня представляет собой значение уровня, при котором N-канальный полевой транзистор не проводит ток или P-канальный полевой транзистор проводит ток.

[00252] Все подсигналы в первом сигнале фиксированного уровня являются сигналами высокого уровня, а второй сигнал фиксированного уровня является сигналом низкого уровня. При этом выбор первого сигнала фиксированного уровня и второго сигнала фиксированного уровня определяется схемной логикой, причем первый сигнал фиксированного уровня может быть сигналом VDD питания, а второй сигнал фиксированного уровня может быть сигналом VSS заземления.

[00253] Первый переключающий транзистор и третий переключающий транзистор являются P-канальными полевыми транзисторами, а второй переключающий транзистор и четвертый переключающий транзистор являются N-канальными полевыми транзисторами. Управляющий электрод P-канального полевого транзистора представляет собой затвор, второй электрод P-канального полевого транзистора представляет собой исток, первый электрод P-канального полевого транзистора представляет собой сток, управляющий электрод N-канального полевого транзистора представляет собой затвор, второй электрод N-канального полевого транзистора представляет собой сток, а первый электрод N-канального полевого транзистора представляет собой исток. Все стандартные значения сопротивления равны 240 Ом.

[00254] В вариантах осуществления настоящего изобретения предложено полупроводниковое запоминающее устройство. Поскольку как третий OP, так и четвертый OP могут влиять на состояние импеданса штырька DM в отношении предотвращения возникновения ошибок обработки данных схемой, предложена следующая стратегия управления импедансом: если третий OP удовлетворяет первому условию декодирования, непосредственно определяют импеданс штырька DM. Если третий OP удовлетворяет второму условию декодирования, импеданс штырька DM определяют в сочетании с четвертым OP. Таким образом, импеданс штырька DM можно протестировать в заданном тестовом режиме, чтобы избежать ошибок обработки данных схемой. Определяют отношение между сигналом управления, выполненным с возможностью управления тем, задействован ли штырек DM в DDR5, и сигналом управления, выполненным с возможностью управления тем, является ли штырек DM объектом тестирования в PODTM. Импеданс штырька DM может быть протестирован в заданном тестовом режиме для предотвращения ошибок обработки данных схемой.

[00255] Еще в одном варианте осуществления настоящего изобретения предложен еще один вариант реализации режима для этапа S102. В частности, первое значение представляет собой второй импедансный параметр, а первое условие декодирования указывает, что штырек DM не является объектом тестирования в заданном тестовом режиме. Операция, при которой импедансом штырька DM управляют как первым значением, включает следующую операцию.

[00256] Декодируют второй OP во втором MR, а импедансом штырька DM управляют как первым импедансным параметром в соответствии с результатом декодирования.

[00257] В данном случае, полупроводниковое запоминающее устройство дополнительно включает в себя по меньшей мере один штырек DQ. Штырек DQ выполнен с возможностью приема или вывода данных. Второй OP выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька DQ в состоянии завершения представляет собой второй импедансный параметр.

[00258] В некоторых вариантах осуществления второе значение включает первый импедансный параметр и состояние высокого импеданса. Второе условие декодирования указывает, что штырек DM является объектом тестирования в заданном тестовом режиме. Операция, при которой импедансом штырька DM управляют как вторым значением в соответствии с четвертым OP, включает следующие операции.

[00259] В случае, когда четвертый OP удовлетворяет третьему условию декодирования, декодируют первый OP в первом MR, а импедансом штырька DM управляют как первым импедансным параметром в соответствии с результатом декодирования. Третье условие декодирования указывает, что штырек DM задействован.

[00260] В случае, когда четвертый OP удовлетворяет четвертому условию декодирования, импедансом штырька DM управляют таким образом, чтобы он находился в состоянии высокого импеданса, с помощью первого сигнала фиксированного уровня. Четвертое условие декодирования указывает, что штырек DM не задействован.

[00261] В данном случае первый OP выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька DQ в состоянии формирователя выходного сигнала представляет собой первый импедансный параметр.

[00262] В некоторых вариантах осуществления способ дополнительно включает следующие операции.

[00263] Получают первый OP и четвертый OP, хранимые в первом MR, второй OP, хранимый во втором MR и третий OP, хранимый в третьем MR.

[00264] Третий OP и четвертый OP декодируют, соответственно, для получения первого сигнала флага тестирования и сигнала управления задействованием.

[00265] Когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме, в случае, когда первый сигнал флага тестирования находится в состоянии второго уровня, импедансом штырька DM управляют с помощью второго OP; или, в случае, когда первый сигнал флага тестирования находится в состоянии первого уровня, первый OP или первый сигнал фиксированного уровня выбирают в соответствии с состоянием уровня сигнала управления задействованием для управления импедансом штырька DM.

[00266] В данном случае, когда третий OP удовлетворяет первому условию декодирования, первый сигнал флага тестирования находится в состоянии второго уровня. Когда третий OP удовлетворяет второму условию декодирования, первый сигнал флага тестирования находится в состоянии первого уровня. Когда четвертый OP удовлетворяет третьему условию декодирования, сигнал управления задействованием находится в состоянии первого уровня. Когда четвертый OP удовлетворяет четвертому условию декодирования, сигнал управления задействованием находится в состоянии второго уровня.

[00267] Со ссылкой на таблицу 5 подробно описана стратегия управления сигналом в заданном тестовом режиме.

Таблица 5 PODTM
_EN DM_
enable PODTM
_DM_EN DM DQ 1 0 0 RTT_PARK
(MR34 OP[2:0]) Объект тестирования: RONpu
(MR5 OP[2:1])
Не объект тестирования: RTT_PARK
(MR34 OP[2:0]) 1 0 1 Hi-Z RTT_PARK
(MR34 OP[2:0]) 11 1 0 RTT_PARK
(MR34 OP[2:0]) Объект тестирования: RONpu
(MR5 OP[2:1])
Не объект тестирования: RTT_PARK
(MR34 OP[2:0]) 1 1 1 RONpu
(MR5 OP[2:1]) RTT_PARK
(MR34 OP[2:0])

[00268] Как показано в таблице 5, после входа в PODTM (PODTM_EN = 1) классифицируют следующие ситуации.

[00269] (1) Что касается штырька DM, если первый сигнал PODTM_DM_EN флага тестирования равен логическому «0», независимо от того, в каком состоянии находится сигнал DM_enable управления задействованием, штырек DM не является объектом тестирования, а его импеданс является вторым импедансным параметром RTT_PARK, которым, в частности, управляют с помощью первого OP MR5 OP[2:1]. Что касается штырька DQ, то импеданс штырька DQ, выбранного в качестве объекта тестирования, является первым импедансным параметром, которым, в частности, управляют с помощью первого OP MR5 OP[2:1]. Импеданс штырька DQ, не выбранного в качестве объекта тестирования, является вторым импедансным параметром, которым, в частности, управляют с помощью второго OP MR34 OP[2:0].

[00270] (2) Что касается штырька DM, если первый сигнал PODTM_DM_EN флага тестирования равен логической «1», а сигнал DM_enable управления задействованием равен логической «1», это означает, что штырек DM является объектом тестирования и задействован, а его импеданс является первым импедансным параметром RONpu, которым, в частности, управляют с помощью первого OP MR5 OP[2:1]. Что касается штырьков DQ, то все штырьки DQ не являются объектами тестирования, поэтому импедансы всех штырьков DQ представляют собой второй импедансный параметр RTT PARK, которым, в частности, управляют с помощью второго OP MR34 OP[2:0].

[00271] (3) Что касается штырька DM, если первый сигнал PODTM_DM_EN флага тестирования равен логической «1» и сигнал DM_enable управления задействованием равен логическому «0», это означает, что штырек DM выбран в качестве объекта тестирования, но не задействован, причем штырьком DM управляют таким образом, чтобы он находился в состоянии высокого импеданса Hi-Z. Что касается штырьков DQ, то все штырьки DQ не являются объектами тестирования, поэтому импедансы всех штырьков DQ представляют собой второй импедансный параметр RTT PARK, которым, в частности, управляют с помощью второго OP MR34 OP[2:0].

[00272] Таким образом, в вариантах осуществления настоящего изобретения предложена стратегия управления импедансом для штырька DM в режиме PODTM, с применением которой можно тестировать импеданс штырька DM в режиме PODTM, чтобы избежать ошибок схемы.

[00273] Кроме того, для варианта реализации режима согласно этапу S102 также предложен еще один вариант реализации режима для первой схемы 311 формирователя в полупроводниковом запоминающем устройстве 30. В частности, первое условие декодирования указывает, что штырек DM не является объектом тестирования в заданном режиме тестирования, второе условие декодирования указывает, что штырек DM является объектом тестирования в заданном режиме тестирования, первое значение представляет собой второй импедансный параметр и второе значение включает первый импедансный параметр и состояние высокого импеданса.

[00274] Первая схема 311 формирователя, в частности, выполнена с возможностью декодирования второго OP во втором MR в случае, когда третий OP удовлетворяет первому условию декодирования, и управления импедансом штырька DM как вторым импедансным параметром в соответствии с результатом декодирования; или декодирования первого OP в первом MR в случае, когда третий OP удовлетворяет второму условию декодирования, а четвертый OP удовлетворяет третьему условию декодирования, и управления импедансом штырька DM как первым импедансным параметром в соответствии с результатом декодирования; или управления, в случае, когда третий OP удовлетворяет второму условию декодирования, а четвертый OP удовлетворяет четвертому условию декодирования, импедансом штырька DM таким образом, чтобы он находился в состоянии высокого импеданса, с помощью первого сигнала фиксированного уровня. Третье условие декодирования указывает, что штырек DM задействован, а четвертое условие декодирования указывает, что штырек DM не задействован.

[00275] Точное описание структуры еще одной первой схемы 311 формирователя приведено для примера ниже.

[00276] В варианте осуществления настоящего изобретения полупроводниковое запоминающее устройство 30 дополнительно выполнено с возможностью определения первого сигнала управления нетестовым состоянием, второго сигнала управления импедансом и первого калибровочного сигнала ZQ1_CODE[N-1:0]. Первый калибровочный сигнал ZQ1_CODE[N-1:0] выполнен с возможностью калибровки повышенного значения сопротивления.

[00277] Как показано на фиг. 12, первая схема 311 формирователя может включать в себя первый модуль 41 обработки сигналов, первый логический модуль 42 и первый модуль 43 формирователя.

[00278] Первый модуль 41 обработки сигналов выполнен с возможностью приема первого сигнала PODTM_DM_EN флага тестирования, сигнала DM_enable управления задействованием, первого сигнала фиксированного уровня, первого OP MR5 OP[2:1], второго OP MR34 OP[2:0] и первого сигнала управления нетестовым состоянием; и вывода, на основании одного из первого сигнала фиксированного уровня, первого OP MR5 OP[2:1] и второго OP MR34 OP[2:0], первого сигнала управления импедансом в соответствии с состоянием уровня первого сигнала PODTM_DM_EN флага тестирования и состоянием уровня сигнала DM_enable управления задействованием, когда полупроводниковое запоминающее устройство находится в заданном тестовом состоянии; или вывода, на основании первого сигнала управления нетестовым состоянием, первого сигнала управления импедансом, когда полупроводниковое запоминающее устройство не находится в заданном тестовом режиме.

[00279] Первый логический модуль 42 выполнен с возможностью приема первого сигнала управления импедансом, второго сигнала управления импедансом и первого калибровочного сигнала ZQ1_CODE[N-1:0]; а также выбора и логического объединения первого сигнала управления импедансом, второго сигнала управления импедансом и первого калибровочного сигнала ZQ1_CODE[N-1:0] для вывода первого целевого сигнала PU1_MAIN_CODE.

[00280] Первый модуль 43 формирователя включает в себя множество первых импедансных блоков, а также выполнен с возможностью приема первого целевого сигнала PU1_MAIN_CODE и управления множеством первых импедансных блоков с использованием первого целевого сигнала PU1_MAIN_CODE таким образом, чтобы управлять импедансом штырька 310 DM.

[00281] В некоторых вариантах осуществления, как показано на фиг. 12, первый модуль 41 обработки сигналов включает в себя третий модуль 411 декодирования, четвертый модуль 412 декодирования, шестой модуль 416 выбора, седьмой модуль 417 выбора и восьмой модуль 418 выбора.

[00282] Третий модуль 411 декодирования выполнен с возможностью приема первого OP MR5 OP[2:1], декодирования первого OP MR5 OP[2:1] и вывода первого декодированного сигнала RONpu_CODE[M:0].

[00283] Четвертый модуль 412 декодирования выполнен с возможностью приема второго OP MR34 OP[2:0], декодирования второго OP MR34 OP[2:0] и вывода второго декодированного сигнала RTT_CODE[M:0].

[00284] Шестой модуль 416 выбора выполнен с возможностью приема сигнала DM_enable управления задействованием, первого декодированного сигнала RONpu_CODE[M:0] и первого сигнала фиксированного уровня; а также выбора одного из первого декодированного сигнала RONpu_CODE[M:0] и первого сигнала фиксированного уровня в соответствии с состоянием уровня сигнала DM_enable управления задействованием для вывода первого сигнала предварительного выбора.

[00285] Седьмой модуль 417 выбора выполнен с возможностью приема первого сигнала PODTM_DM_EN флага тестирования, первого сигнала предварительного выбора и второго декодированного сигнала RTT_CODE[M:0]; а также выбора одного из первого сигнала предварительного выбора и второго декодированного сигнала RTT_CODE[M:0] в соответствии с состоянием уровня первого сигнала PODTM_DM_EN флага тестирования для вывода первого сигнала управления тестовым состоянием.

[00286] Восьмой модуль 418 выбора выполнен с возможностью приема сигнала DM_enable разрешения тестирования, первого сигнала управления тестовым состоянием и первого сигнала управления нетестовым состоянием; а также выбора одного из первого сигнала управления тестовым состоянием и первого сигнала управления нетестовым состоянием в соответствии с состоянием уровня сигнала DM_enable разрешения тестирования для вывода первого сигнала управления импедансом. В данном случае сигнал разрешения тестирования выполнен с возможностью указания того, находится ли полупроводниковое запоминающее устройство в заданном тестовом режиме.

[00287] Для первой схемы 311 формирователя, показанной на фиг. 12, в соответствии с различными определениями первого сигнала управления нетестовым состоянием и второго сигнала управления импедансом могут быть применены два конкретных варианта реализации режима.

[00288] В одном варианте осуществления первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька DM в состоянии, отличном от заданного тестового состояния, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька DQ в состоянии формирователя выходного сигнала. Другими словами, путем объединения стратегии управления сигналом штырька DM в PODTM со стратегией управления сигналом для атрибута, относящегося к записи, реализуют управление импедансом в PODTM. Соответственно, как показано на фиг. 13, первый сигнал управления импедансом представлен как ODT_MUX[M:0], а второй сигнал управления импедансом представлен как IMPpu_CODE[M:0]. Принцип работы схемы, показанной на фиг. 13, можно понять со ссылкой на принцип работы схемы, показанной на фиг. 7, который здесь может не повторяться.

[00289] Еще в одном варианте осуществления первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька DM в состоянии формирователя выходного сигнала, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька DQ в состоянии, отличном от заданного тестового состояния. Другими словами, путем объединения стратегии управления сигналом штырька DM в PODTM со стратегией управления сигналом для атрибута, относящегося к чтению, реализуют управление импедансом в PODTM. Соответственно, как показано на фиг. 14, первый сигнал управления импедансом представлен как IMPpu_CODE[M:0], а второй сигнал управления импедансом представлен как ODT_MUX[M:0]. Принцип работы схемы, показанной на фиг. 14 можно понять со ссылкой на принцип работы схемы, показанной на фиг. 8, который здесь может не повторяться.

[00290] В вариантах осуществления настоящего изобретения предложено полупроводниковое запоминающее устройство. Определяют отношение между сигналом управления, выполненным с возможностью управления тем, задействован ли штырек DM в DDR5, и сигналом управления, выполненным с возможностью управления тем, является ли штырек DM объектом тестирования в PODTM. Импеданс штырька DM может быть протестирован в заданном тестовом режиме для предотвращения ошибок обработки данных схемой.

[00291] Еще в одном варианте осуществления настоящего изобретения со ссылкой на ФИГ. 15 показана принципиальная схема составной структуры электронного устройства 60 согласно одному варианту осуществления настоящего изобретения. Как показано на фиг. 15, электронное устройство 60 может включать в себя полупроводниковое запоминающее устройство 30, описанное в любом из предыдущих вариантов осуществления.

[00292] В варианте осуществления настоящего изобретения полупроводниковое запоминающее устройство 30 может представлять собой микросхему DRAM. Кроме того, в некоторых вариантах осуществления микросхема DRAM соответствует спецификации запоминающего устройства DDR5.

[00293] Варианты осуществления настоящего изобретения в основном относятся к способу управления и соответствующей схеме управления для штырька DM полупроводникового запоминающего устройства. Определяют отношение между сигналом управления, выполненным с возможностью управления тем, задействован ли штырек DM в DDR5, и сигналом управления, выполненным с возможностью управления тем, является ли штырек DM объектом тестирования в PODTM. Импеданс штырька DM может быть протестирован в заданном тестовом режиме для предотвращения ошибок обработки данных схемой.

[00294] Вышеизложенное представляет собой только предпочтительные варианты осуществления настоящего изобретения и не предназначено для ограничения объема охраны настоящего изобретения. Следует отметить, что в настоящем изобретении термины «включающий», «содержащий» или любой другой их вариант предназначены для охвата неисключительного включения, так что процесс, способ, изделие или устройство, включающие в себя ряд элементов, включают не только эти элементы, но также и другие элементы, не указанные явно, или элементы, присущие процессу, способу, изделию или устройству. Без дополнительных ограничений при определении элемента предложением «включающий ...» не исключается существование других идентичных элементов в процессе, способе, изделии или устройстве, включающем этот элемент. Приведенные выше номера вариантов осуществления настоящего изобретения предназначены только для описания и не представляют преимущества или недостатки вариантов осуществления. Способы, раскрытые в нескольких вариантах осуществления способа, представленных в настоящем изобретении, могут быть произвольно объединены без возникновения конфликта для получения новых вариантов осуществления способа. Признаки, раскрытые в нескольких вариантах осуществления продукта, представленных в настоящем изобретении, могут быть произвольно объединены без возникновения конфликта для получения новых вариантов осуществления продукта. Признаки, раскрытые в нескольких вариантах осуществления способа или устройства, представленных в настоящем изобретении, могут быть произвольно объединены без возникновения конфликта для получения новых вариантов осуществления способа или вариантов осуществления устройства. Вышеизложенное представляет собой только конкретные варианты реализации режима настоящего изобретения и не предназначено для ограничения объема охраны настоящего изобретения. Любые вариации или замены, очевидные для специалистов в данной области техники в рамках технического объема, раскрытого в настоящем изобретении, должны входить в объем охраны настоящего изобретения. Таким образом, объем охраны настоящего изобретения зависит от объема охраны формулы изобретения.

ПРОМЫШЛЕННАЯ ПРИМЕНИМОСТЬ

[00295] В вариантах осуществления настоящего изобретения предложен способ управления, полупроводниковое запоминающее устройство и электронное устройство. Определяют отношение между сигналом управления, выполненным с возможностью управления тем, задействован ли штырек DM в DDR5, и сигналом управления, выполненным с возможностью управления тем, является ли штырек DM объектом тестирования в PODTM. Импеданс штырька DM может быть протестирован в заданном тестовом режиме для предотвращения ошибок обработки данных схемой.

Изобретение относится к способу управления, полупроводниковому запоминающему устройству и электронному устройству. Технический результат заключается в возможности проверки импеданса штырька для маски данных в заданном тестовом режиме, чтобы избежать ошибок обработки схемы. Способ включает: декодирование третьего операнда в третьем регистре режима (Mode Register, MR) и четвертого операнда в первом MR; управление, в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, в случае когда третий операнд удовлетворяет первому условию декодирования, импедансом штырька для маски данных (Data Mask Pin, DM) как первым значением; или управление, в случае когда третий операнд удовлетворяет второму условию декодирования, импедансом штырька DM как вторым значением, соответствующим четвертому операнду; при этом третий операнд выполнен с возможностью указания того, является ли штырек DM объектом тестирования в заданном тестовом режиме, а четвертый операнд выполнен с возможностью указания того, задействован ли штырек DM. 5 н. и 20 з.п. ф-лы, 5 табл., 15 ил.

1. Способ управления штырьком для маски данных, содержащимся в полупроводниковом запоминающем устройстве, причем штырек для маски данных выполнен с возможностью приема сигнала входной маски данных записи, причем этот способ включает:

декодирование третьего операнда в третьем регистре режима работы и четвертого операнда в первом регистре режима работы и

управление посредством первой схемы формирователя, в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, в случае когда третий операнд указывает, что штырек для маски данных является объектом тестирования в заданном тестовом режиме, импедансом штырька для маски данных как первым импедансным параметром или управление посредством первой схемы формирователя, в случае когда третий операнд указывает, что штырек для маски данных не является объектом тестирования в заданном тестовом режиме, импедансом штырька для маски данных в соответствии с четвертым операндом,

при этом четвертый операнд выполнен с возможностью указания того, задействован ли штырек для маски данных, а заданный тестовый режим представляет собой пакетный тестовый режим формирователя выходного сигнала и пакетный тестовый режим формирователя выходного сигнала выполнен с возможностью тестирования импеданса штырька для маски данных или по меньшей мере одного штырька для данных после упаковки.

2. Способ управления по п. 1, согласно которому управление импедансом штырька для маски данных как первым импедансным параметром включает: декодирование первого операнда в первом регистре режима работы и управление импедансом штырька для маски данных как первым импедансным параметром в соответствии с результатом декодирования, причем полупроводниковое запоминающее устройство дополнительно содержит по меньшей мере один штырек для данных, выполненный с возможностью приема или вывода данных, а первый операнд выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька для данных в состоянии формирователя выходного сигнала представляет собой первый импедансный параметр.

3. Способ управления по п. 2, согласно которому управление импедансом штырька для маски данных в соответствии с четвертым операндом включает: декодирование второго операнда во втором регистре режима работы, в случае когда четвертый операнд указывает, что штырек для маски данных задействован, и управление импедансом штырька для маски данных как вторым импедансным параметром в соответствии с результатом декодирования; и управление, в случае когда четвертый операнд указывает, что штырек для маски данных не задействован, импедансом штырька для маски данных таким образом, чтобы он находился в состоянии высокого импеданса, с помощью первого сигнала фиксированного уровня, причем второй операнд выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька для данных в состоянии завершения представляет собой второй импедансный параметр.

4. Способ управления по п. 3, дополнительно включающий: получение первого операнда и четвертого операнда, хранимых в первом регистре режима работы, второго операнда, хранимого во втором регистре режима работы, и третьего операнда, хранимого в третьем регистре режима работы; декодирование третьего операнда и четвертого операнда, соответственно, для получения первого сигнала флага тестирования и сигнала управления задействованием; и управление, когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме, в случае когда первый сигнал флага тестирования находится в состоянии первого уровня, импедансом штырька для маски данных с помощью первого операнда; или выбор, в случае когда первый сигнал флага тестирования находится в состоянии второго уровня, второго операнда или первого сигнала фиксированного уровня в соответствии с состоянием уровня сигнала управления задействованием для управления импедансом штырька для маски данных, при этом, когда третий операнд указывает, что штырек для маски данных является объектом тестирования в заданном тестовом режиме, первый сигнал флага тестирования находится в состоянии первого уровня; когда третий операнд указывает, что штырек для маски данных не является объектом тестирования в заданном тестовом режиме, первый сигнал флага тестирования находится в состоянии второго уровня; когда четвертый операнд указывает, что штырек для маски данных задействован, сигнал управления задействованием находится в состоянии первого уровня; и, когда четвертый операнд указывает, что штырек для маски данных не задействован, сигнал управления задействованием находится в состоянии второго уровня.

5. Способ управления по п. 4, также включающий: определение первого сигнала управления нетестовым состоянием и второго сигнала управления импедансом; вывод, когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме, первого сигнала управления импедансом на основании одного из первого сигнала фиксированного уровня, первого операнда и второго операнда в соответствии с состоянием уровня первого сигнала флага тестирования и состоянием уровня сигнала управления задействованием; или вывод, когда полупроводниковое запоминающее устройство не находится в заданном тестовом режиме, первого сигнала управления импедансом на основании первого сигнала управления нетестовым состоянием; и выбор одного из первого сигнала управления импедансом и второго сигнала управления импедансом в соответствии с рабочим состоянием полупроводникового запоминающего устройства для управления импедансом штырька для маски данных, причем первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька для маски данных в состоянии, отличном от заданного тестового состояния, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька для данных в состоянии формирователя выходного сигнала; или первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька для данных в состоянии формирователя выходного сигнала, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька для маски данных в состоянии, отличном от заданного тестового состояния.

6. Способ управления по п. 4, согласно которому стандартный номер каждого первого регистра режима работы равен 5, первый операнд представляет собой операнд от второго бита до первого бита, хранимых в первом регистре режима работы, и четвертый операнд представляет собой операнд в пятом бите, хранимом в первом регистре режима работы; стандартный номер второго регистра режима работы равен 34 и второй операнд представляет собой операнд от второго бита до 0-го бита, хранимых во втором регистре режима работы; стандартный номер третьего регистра режима работы равен 61 и третий операнд представляет собой операнд с 4-го бита по 0-й бит, хранимых в третьем регистре режима работы; и состояние первого уровня является состоянием высокого уровня, а состояние второго уровня является состоянием низкого уровня.

7. Способ управления штырьком для маски данных, содержащимся в полупроводниковом запоминающем устройстве, причем штырек для маски данных выполнен с возможностью приема сигнала входной маски данных записи, причем этот способ включает: декодирование третьего операнда в третьем регистре режима работы и четвертого операнда в первом регистре режима работы; и управление посредством первой схемы формирователя, в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, в случае когда третий операнд указывает, что штырек для маски данных не является объектом тестирования в заданном тестовом режиме, импедансом штырька для маски данных как вторым импедансным параметром или управление посредством первой схемы формирователя, в случае когда третий операнд указывает, что штырек для маски данных является объектом тестирования в заданном тестовом режиме, импедансом штырька для маски данных в соответствии с четвертым операндом, при этом четвертый операнд выполнен с возможностью указания того, задействован ли штырек для маски данных, а заданный тестовый режим представляет собой пакетный тестовый режим формирователя выходного сигнала и пакетный тестовый режим формирователя выходного сигнала выполнен с возможностью тестирования импеданса штырька для маски данных или по меньшей мере одного штырька для данных после упаковки.

8. Способ управления по п. 7, согласно которому управление импедансом штырька для маски данных как вторым импедансным параметром включает: декодирование второго операнда во втором регистре режима работы и управление импедансом штырька для маски данных как вторым импедансным параметром в соответствии с результатом декодирования, причем полупроводниковое запоминающее устройство дополнительно содержит по меньшей мере один штырек для данных, выполненный с возможностью приема или вывода данных, а второй операнд выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька для данных в состоянии завершения представляет собой второй импедансный параметр.

9. Способ управления по п. 8, согласно которому управление импедансом штырька для маски данных в соответствии с четвертым операндом включает: декодирование первого операнда в первом регистре режима работы, в случае когда четвертый операнд указывает, что штырек для маски данных задействован, и управление импедансом штырька для маски данных как первым импедансным параметром в соответствии с результатом декодирования; и управление, в случае когда четвертый операнд указывает, что штырек для маски данных не задействован, импедансом штырька для маски данных таким образом, чтобы он находился в состоянии высокого импеданса, с помощью первого сигнала фиксированного уровня, при этом первый операнд выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька для данных в состоянии формирователя выходного сигнала представляет собой первый импедансный параметр.

10. Способ управления по п. 9, дополнительно включающий: получение первого операнда и четвертого операнда, хранимых в первом регистре режима работы, второго операнда, хранимого во втором регистре режима работы, и третьего операнда, хранимого в третьем регистре режима работы; декодирование третьего операнда и четвертого операнда, соответственно, для получения первого сигнала флага тестирования и сигнала управления задействованием; и управление, когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме, в случае когда первый сигнал флага тестирования находится в состоянии второго уровня, импедансом штырька для маски данных с помощью второго операнда; или выбор, в случае когда первый сигнал флага тестирования находится в состоянии первого уровня, первого операнда или первого сигнала фиксированного уровня в соответствии с состоянием уровня сигнала управления задействованием для управления импедансом штырька для маски данных, при этом, когда третий операнд указывает, что штырек для маски данных не является объектом тестирования в заданном тестовом режиме, первый сигнал флага тестирования находится в состоянии второго уровня; когда третий операнд указывает, что штырек для маски данных является объектом тестирования в заданном тестовом режиме, первый сигнал флага тестирования находится в состоянии первого уровня; когда четвертый операнд указывает, что штырек для маски данных задействован, сигнал управления задействованием находится в состоянии первого уровня; и, когда четвертый операнд указывает, что штырек для маски данных не задействован, сигнал управления задействованием находится в состоянии второго уровня.

11. Способ управления по п. 10, также включающий: определение первого сигнала управления нетестовым состоянием и второго сигнала управления импедансом; вывод, когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме, первого сигнала управления импедансом на основании одного из первого сигнала фиксированного уровня, первого операнда и второго операнда в соответствии с состоянием уровня первого сигнала флага тестирования и состоянием уровня сигнала управления задействованием; или вывод, когда полупроводниковое запоминающее устройство не находится в заданном тестовом режиме, первого сигнала управления импедансом на основании первого сигнала управления нетестовым состоянием; и выбор одного из первого сигнала управления импедансом и второго сигнала управления импедансом в соответствии с рабочим состоянием полупроводникового запоминающего устройства для управления импедансом штырька для маски данных, причем первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька для маски данных в состоянии, отличном от заданного тестового состояния, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька для данных в состоянии формирователя выходного сигнала; или первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька для данных в состоянии формирователя выходного сигнала, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька для маски данных в состоянии, отличном от заданного тестового состояния.

12. Способ управления по п. 10, согласно которому стандартный номер каждого первого регистра режима работы равен 5, первый операнд представляет собой операнд от второго бита до первого бита, хранимых в первом регистре режима работы, и четвертый операнд представляет собой операнд в пятом бите, хранимом в первом регистре режима работы; стандартный номер второго регистра режима работы равен 34 и второй операнд представляет собой операнд от второго бита до 0-го бита, хранимых во втором регистре режима работы; стандартный номер третьего регистра режима работы равен 61 и третий операнд представляет собой операнд с 4-го бита по 0-й бит, хранимых в третьем регистре режима работы; и состояние первого уровня является состоянием высокого уровня, а состояние второго уровня является состоянием низкого уровня.

13. Полупроводниковое запоминающее устройство, содержащее штырек для маски данных, первый регистр режима работы, третий регистр режима работы и первую схему формирователя, соединенную, соответственно, с первым регистром режима работы, третьим регистром режима работы и штырьком для маски данных,

причем штырек для маски данных выполнен с возможностью приема сигнала входной маски данных записи;

первая схема формирователя выполнена с возможностью декодирования третьего операнда в третьем регистре режима работы и четвертого операнда в первом регистре режима работы; и управления, в случае когда третий операнд указывает, что штырек для маски данных является объектом тестирования в заданном тестовом режиме, импедансом штырька для маски данных как первым импедансным параметром в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме; или управления, в случае когда третий операнд указывает, что штырек для маски данных не является объектом тестирования в заданном тестовом режиме, импедансом штырька для маски данных в соответствии с четвертым операндом;

при этом четвертый операнд выполнен с возможностью указания того, задействован ли штырек для маски данных, а заданный тестовый режим представляет собой пакетный тестовый режим формирователя выходного сигнала и пакетный тестовый режим формирователя выходного сигнала выполнен с возможностью тестирования импеданса штырька для маски данных или по меньшей мере одного штырька для данных после упаковки.

14. Полупроводниковое запоминающее устройство по п. 13, в котором первая схема формирователя дополнительно выполнена с возможностью декодирования первого операнда в первом регистре режима работы, в случае когда третий операнд указывает, что штырек для маски данных является объектом тестирования в заданном тестовом режиме, и управления импедансом штырька для маски данных как первым импедансным параметром в соответствии с результатом декодирования; причем полупроводниковое запоминающее устройство дополнительно содержит по меньшей мере один штырек для данных, выполненный с возможностью приема или вывода данных, а первый операнд выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька для данных в состоянии формирователя выходного сигнала представляет собой первый импедансный параметр.

15. Полупроводниковое запоминающее устройство по п. 14, в котором полупроводниковое запоминающее устройство дополнительно содержит второй регистр режима работы, соединенный с первой схемой формирователя, причем первая схема формирователя дополнительно выполнена с возможностью декодирования второго операнда во втором регистре режима работы, в случае когда третий операнд указывает, что штырек для маски данных не является объектом тестирования в заданном тестовом режиме, а четвертый операнд указывает, что штырек для маски данных задействован, и управления импедансом штырька для маски данных как вторым импедансным параметром в соответствии с результатом декодирования; или управления, в случае когда третий операнд указывает, что штырек для маски данных не является объектом тестирования в заданном тестовом режиме, а четвертый операнд указывает, что штырек для маски данных не задействован, штырьком для маски данных таким образом, чтобы он находился в состоянии высокого импеданса, с помощью первого сигнала фиксированного уровня; и причем второй операнд выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька для данных в состоянии завершения представляет собой второй импедансный параметр.

16. Полупроводниковое запоминающее устройство по п. 15, которое дополнительно содержит первый модуль декодирования и второй модуль декодирования; причем первый регистр режима работы выполнен с возможностью хранения и вывода первого операнда и четвертого операнда; второй регистр режима работы выполнен с возможностью хранения и вывода второго операнда; третий регистр режима работы выполнен с возможностью хранения и вывода третьего операнда; первый модуль декодирования выполнен с возможностью приема третьего операнда, декодирования третьего операнда и вывода первого сигнала флага тестирования; второй модуль декодирования выполнен с возможностью приема четвертого операнда, декодирования четвертого операнда и вывода сигнала управления задействованием; первая схема формирователя выполнена с возможностью приема первого сигнала флага тестирования, сигнала управления задействованием, первого сигнала фиксированного уровня, первого операнда и второго операнда; и управления, в случае когда первый сигнал флага тестирования находится в состоянии первого уровня, импедансом штырька для маски данных с помощью первого операнда, когда полупроводниковое запоминающее устройство находится в заданном тестовом режиме; или выбора, в случае когда первый сигнал флага тестирования находится в состоянии второго уровня, второго операнда или первого сигнала фиксированного уровня в соответствии с состоянием уровня сигнала управления задействованием для управления импедансом штырька для маски данных, при этом, когда третий операнд указывает, что штырек для маски данных является объектом тестирования в заданном тестовом режиме, первый сигнал флага тестирования находится в состоянии первого уровня; когда третий операнд указывает, что штырек для маски данных не является объектом тестирования в заданном тестовом режиме, первый сигнал флага тестирования находится в состоянии второго уровня; когда четвертый операнд указывает, что штырек для маски данных задействован, сигнал управления задействованием находится в состоянии первого уровня; и, когда четвертый операнд указывает, что штырек для маски данных не задействован, сигнал управления задействованием находится в состоянии второго уровня.

17. Полупроводниковое запоминающее устройство по п. 16, которое дополнительно выполнено с возможностью определения первого сигнала управления нетестовым состоянием, второго сигнала управления импедансом и первого калибровочного сигнала; при этом первый калибровочный сигнал выполнен с возможностью калибровки повышенного значения сопротивления; причем первая схема формирователя содержит: первый модуль обработки сигналов, выполненный с возможностью приема первого сигнала флага тестирования, сигнала управления задействованием, первого сигнала фиксированного уровня, первого операнда, второго операнда и первого сигнала управления нетестовым состоянием; и вывода, на основании одного из первого сигнала фиксированного уровня, первого операнда и второго операнда, первого сигнала управления импедансом в соответствии с состоянием уровня первого сигнала флага тестирования и состоянием уровня сигнала управления задействованием; или вывода первого сигнала управления импедансом на основании первого сигнала управления нетестовым состоянием, когда полупроводниковое запоминающее устройство не находится в заданном тестовом режиме; первый логический модуль, выполненный с возможностью приема первого сигнала управления импедансом, второго сигнала управления импедансом и первого калибровочного сигнала; а также выбора и логического объединения первого сигнала управления импедансом, второго сигнала управления импедансом и первого калибровочного сигнала для вывода первого целевого сигнала; и первый модуль формирователя, содержащий множество первых импедансных блоков, а также выполненный с возможностью приема первого целевого сигнала и управления множеством первых импедансных блоков с использованием первого целевого сигнала таким образом, чтобы управлять импедансом штырька для маски данных; причем первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька для маски данных в состоянии, отличном от заданного тестового состояния, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька для данных в состоянии формирователя выходного сигнала; или первый сигнал управления нетестовым состоянием выполнен с возможностью указания импеданса штырька для данных в состоянии формирователя выходного сигнала, а второй сигнал управления импедансом выполнен с возможностью указания импеданса штырька для маски данных в состоянии, отличном от заданного тестового состояния.

18. Полупроводниковое запоминающее устройство по п. 17, в котором первый модуль обработки сигналов содержит: третий модуль декодирования, выполненный с возможностью приема первого операнда, декодирования первого операнда и вывода первого декодированного сигнала; четвертый модуль декодирования, выполненный с возможностью приема второго операнда, декодирования второго операнда и вывода второго декодированного сигнала; первый модуль выбора, выполненный с возможностью приема сигнала управления задействованием, второго декодированного сигнала и первого сигнала фиксированного уровня; а также выбора одного из второго декодированного сигнала и первого сигнала фиксированного уровня в соответствии с состоянием уровня сигнала управления задействованием для вывода первого сигнала предварительного выбора; второй модуль выбора, выполненный с возможностью приема первого сигнала флага тестирования, первого сигнала предварительного выбора и первого декодированного сигнала; а также выбора одного из первого сигнала предварительного выбора и первого декодированного сигнала в соответствии с состоянием уровня первого сигнала флага тестирования для вывода первого сигнала управления тестовым состоянием; и третий модуль выбора, выполненный с возможностью приема сигнала разрешения тестирования, первого сигнала управления тестовым состоянием и первого сигнала управления нетестовым состоянием; а также выбора одного из первого сигнала управления тестовым состоянием и первого сигнала управления нетестовым состоянием в соответствии с состоянием уровня сигнала разрешения тестирования для вывода первого сигнала управления импедансом, причем сигнал разрешения тестирования выполнен с возможностью указания того, находится ли полупроводниковое запоминающее устройство в заданном тестовом режиме.

19. Полупроводниковое запоминающее устройство по п. 18, в котором каждый из первого декодированного сигнала, второго декодированного сигнала, первого сигнала предварительного выбора, первого сигнала фиксированного уровня, первого сигнала управления тестовым состоянием, первого сигнала управления нетестовым состоянием и первого сигнала управления импедансом содержит M+1 битов подсигналов, причем первый модуль выбора содержит M+1 первых селекторов данных, второй модуль выбора содержит M+1 вторых селекторов данных и третий модуль выбора содержит M+1 третьих селекторов данных; при этом входной электрод одного из первых селекторов данных, соответственно, принимает один бит подсигнала второго декодированного сигнала и один бит подсигнала первого сигнала фиксированного уровня, выходной электрод одного из первых селекторов данных выполнен с возможностью вывода одного бита подсигнала первого сигнала предварительного выбора, а управляющие электроды всех первых селекторов данных принимают сигнал управления задействованием; входной электрод одного из вторых селекторов данных принимает один бит подсигнала первого сигнала предварительного выбора и один бит подсигнала первого декодированного сигнала, выходной электрод одного из вторых селекторов данных выполнен с возможностью вывода одного бита подсигнала первого сигнала управления тестовым состоянием, а управляющие электроды всех вторых селекторов данных принимают первый сигнал флага тестирования; входной электрод одного из третьих селекторов данных принимает один бит подсигнала первого сигнала управления тестовым состоянием и один бит подсигнала первого сигнала управления нетестовым состоянием, выходной электрод одного из третьих селекторов данных выполнен с возможностью вывода одного бита подсигнала первого сигнала управления импедансом, а управляющие электроды всех третьих селекторов данных принимают сигнал разрешения тестирования; причем M является положительным целым числом.

20. Полупроводниковое запоминающее устройство по п. 19, в котором второй сигнал управления импедансом содержит M+1 битов подсигналов, первый калибровочный сигнал содержит N битов подсигналов, первый целевой сигнал содержит количество A групп подсигналов и каждая группа подсигналов содержит N битов подсигналов; первый модуль формирователя содержит количество A первых импедансных блоков и каждый первый импедансный блок выполнен с возможностью приема группы подсигналов в первом целевом сигнале; первый логический модуль, в частности, выполнен с возможностью определения того, разрешена ли функция повышения уровня по меньшей мере одного первого импедансного блока, в соответствии с первым сигналом управления импедансом и вторым сигналом управления импедансом; и определения, в случае когда функция повышения уровня а-го первого импедансного блока разрешена, состояния уровня а-й группы подсигналов в первом целевом сигнале в соответствии с первым калибровочным сигналом таким образом, чтобы управлять значением сопротивления a-го первого импедансного блока, которое должно соответствовать стандартному значению сопротивления; или определения того, в случае когда функция повышения уровня а-го первого импедансного блока запрещена, что a-я группа подсигналов в первом целевом сигнале находится в состоянии первого уровня; причем все из a, N и A являются целыми числами, a меньше или равно A и M+1 меньше или равно A.

21. Полупроводниковое запоминающее устройство по п. 20, в котором каждый первый импедансный блок содержит N первых переключающих транзисторов, N вторых переключающих транзисторов и 2N первых резисторов; управляющий электрод n-го первого переключающего транзистора в a-м первом импедансном блоке соединен с n-м битом подсигнала в а-й группе подсигналов в первом целевом сигнале, первый электрод одного из первых переключающих транзисторов соединен с первым электродом одного из первых резисторов, а второй электрод одного из первых переключающих транзисторов соединен с сигналом питания; управляющий электрод одного из вторых переключающих транзисторов соединен со вторым сигналом фиксированного уровня, первый электрод одного из вторых переключающих транзисторов соединен с сигналом заземления, второй электрод одного из вторых переключающих транзисторов соединен с первым электродом одного из первых резисторов и все вторые электроды 2N первых резисторов соединены со штырьком для маски данных; причем n является целым числом и n меньше или равно N.

22. Полупроводниковое запоминающее устройство по п. 21, в котором первый переключающий транзистор представляет собой P-канальный полевой транзистор, а второй переключающий транзистор представляет собой N-канальный полевой транзистор; управляющий электрод P-канального полевого транзистора представляет собой затвор, второй электрод P-канального полевого транзистора представляет собой исток, первый электрод P-канального полевого транзистора представляет собой сток, управляющий электрод N-канального полевого транзистора представляет собой затвор, второй электрод N-канального полевого транзистора представляет собой сток, а первый электрод N-канального полевого транзистора представляет собой исток; состояние первого уровня является состоянием высокого уровня, состояние второго уровня является состоянием низкого уровня, все подсигналы в первом сигнале фиксированного уровня являются сигналами высокого уровня, а подсигналы во вторых сигналах фиксированного уровня являются сигналами низкого уровня; и все стандартные значения сопротивления равны 240 Ом.

23. Полупроводниковое запоминающее устройство, содержащее штырек для маски данных, первый регистр режима работы, третий регистр режима работы и первую схему формирователя, соединенную, соответственно, с первым регистром режима работы, третьим регистром режима работы и штырьком для маски данных,

при этом штырек для маски данных выполнен с возможностью приема сигнала входной маски данных записи;

первая схема формирователя выполнена с возможностью декодирования третьего операнда в третьем регистре режима работы и четвертого операнда в первом регистре режима работы; и управления, в ответ на то, что полупроводниковое запоминающее устройство находится в заданном тестовом режиме, в случае когда третий операнд указывает, что штырек для маски данных не является объектом тестирования в заданном тестовом режиме, импедансом штырька для маски данных как вторым импедансным параметром; или управления, в случае когда третий операнд указывает, что штырек для маски данных является объектом тестирования в заданном тестовом режиме, импедансом штырька для маски данных в соответствии с четвертым операндом;

при этом четвертый операнд выполнен с возможностью указания того, задействован ли штырек для маски данных, а заданный тестовый режим представляет собой пакетный тестовый режим формирователя выходного сигнала и пакетный тестовый режим формирователя выходного сигнала выполнен с возможностью тестирования импеданса штырька для маски данных или по меньшей мере одного штырька для данных после упаковки.

24. Полупроводниковое запоминающее устройство по п. 23, также содержащее второй регистр режима работы, соединенный с первой схемой формирователя, причем первая схема формирователя также выполнена с возможностью декодирования второго операнда во втором регистре режима работы, в случае когда третий операнд указывает, что штырек для маски данных не является объектом тестирования в заданном тестовом режиме, и управления импедансом штырька для маски данных как вторым импедансным параметром в соответствии с результатом декодирования; или декодирования первого операнда в первом регистре режима работы, в случае когда третий операнд указывает, что штырек для маски данных является объектом тестирования в заданном тестовом режиме, а четвертый операнд указывает, что штырек для маски данных задействован, и управления импедансом штырька для маски данных как первым импедансным параметром в соответствии с результатом декодирования; или управления, в случае когда третий операнд указывает, что штырек для маски данных является объектом тестирования в заданном тестовом режиме и четвертый операнд указывает, что штырек для маски данных не задействован, импедансом штырька для маски данных таким образом, чтобы он находился в состоянии высокого импеданса, с помощью первого сигнала фиксированного уровня, причем полупроводниковое запоминающее устройство также содержит по меньшей мере один штырек для данных, выполненный с возможностью приема или вывода данных, а второй операнд выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька для данных в состоянии завершения представляет собой второй импедансный параметр, а первый операнд выполнен с возможностью указания того, что импеданс по меньшей мере одного штырька для данных в состоянии формирователя выходного сигнала представляет собой первый импедансный параметр.

25. Электронное устройство, содержащее полупроводниковое запоминающее устройство по любому из пп. 13-22 или полупроводниковое запоминающее устройство по п. 23 или 24.