НАКАПЛИВАЮЩИЙ СУММАТОР ПО ПРОИЗВОЛЬНОМУ МОДУЛЮ Российский патент 2024 года по МПК G06F7/72 G06F7/501 

Область техники, к которой относится изобретение

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов, в криптографических приложениях и в системах связи и управления.

Уровень техники

Известен накапливающий сумматор, содержащий 3 сумматора и 3 регистра с соответствующими связями, позволяющий выполнять накапливающее суммирование чисел, поступающих на его вход по модулю 2ⁿ [1].

Недостатком данного сумматора являются ограниченные функциональные возможности, а именно невозможность выполнения операции накапливающего суммирования по модулю, отличающегося от значения 2ⁿ.

Наиболее близким по технической сущности к заявляемому изобретению является накапливающий сумматор по модулю, содержащий n-разрядный и (n+1)-разрядный сумматоры, мультиплексор и регистр с соответствующими связями, позволяющий выполнять накапливающее суммирование поступающих на его вход чисел по произвольному модулю [2].

Недостатком данного устройства является большой объем оборудования, вызванный наличием n-разрядного и (n+1)-разрядного сумматоров и мультиплексора и как следствие большое потребление энергии.

Техническим результатом изобретения является уменьшение объема оборудования.

Раскрытие сущности изобретения

Для достижения технического результата в накапливающий сумматор по произвольному модулю, содержащий (n+1)-разрядный сумматор, n-разрядный регистр, где n – разрядность устройства, первые и вторые информационные входы устройства, информационные выходы устройства, тактовый вход устройства, соединенный со входом синхронизации n-разрядного регистра, вход установки устройства в начальное состояние, соединенный со входом сброса n-разрядного регистра, информационные выходы которого соединены с информационными выходами устройства, введены n-разрядный ключ, n полных одноразрядных сумматоров, элемент «2И-НЕ», элемент «НЕ», n-входовый элемент «ИЛИ», причем первые информационные входы устройства соединены с информационными входами n-разрядного ключа, вторые информационные входы устройства соединены со вторыми информационными входами n полных одноразрядных сумматоров, с первыми информационными входами которых соединены информационные выходы устройства и информационные выходы n-разрядного регистра, а со входами переноса соединены информационные выходы n-разрядного ключа, (1…n)-й разряды первых информационных входов (n+1)-разрядного сумматора соединены соответственно с информационными выходами n полных одноразрядных сумматоров, (2…(n+1))-й разряды вторых информационных входов соединены соответственно с выходами переноса (1…n)-го полных одноразрядных сумматоров, (1…n)-й разряды информационных выходов соединены с информационными входами n-разрядного регистра и со входами n-входового элемента «ИЛИ», а (n+1)-й разряд соединен со входом элемента «НЕ», выход которого соединен с первым входом элемента «2И-НЕ», второй вход которого соединен с выходом n-входового элемента «ИЛИ», а выход соединен с управляющим входом n-разрядного ключа.

Сущность изобретения заключается в реализации следующего способа накопительного суммирования чисел A_i по модулю P. Поступающие на вход накапливающего сумматора целые числа А_i (i=1, 2, 3,…), 0 ≤ А_i < Р потактово суммируются с числами S_i−1, записанными в его памяти на предыдущем такте. До начала вычислений память устройства обнулена (S₀=0). Способ приведения результата суммирования (A_i+S_i−1) по модулю Р заключается в том, что вначале находят значение разности (A_i + S_i−1) − Р. При этом операцию вычитания заменяют операцией сложения, подавая на вход устройства вместо прямого двоичного кода числа Р, дополнительный двоичный код числа Р_д. Если полученное значение больше или равно 2ⁿ, где n – разрядность обрабатываемых чисел, то значение, формируемое младшими n разрядами и является искомой суммой. Если же полученное значение меньше 2ⁿ, то осуществляется повторное суммирование чисел (A_i + S_i−1) и искомой суммой S_i является сумма этих чисел. В качестве индикатора превышения 2ⁿ используется (n+1)-й разряд сумматора.

Краткое описание чертежей

На фиг. 1 представлена схема накапливающего сумматора по произвольному модулю. Накапливающий сумматор по произвольному модулю содержит n-разрядный ключ 1, n полных одноразрядных сумматоров 2.1÷2.n, (n+1)-разрядный сумматор 3, n-разрядный регистр 4, где n-разрядность устройства, элемент «2И-НЕ» 5, элемент «НЕ» 6, n-входовый элемент «ИЛИ» 7, первые 8, вторые 9 информационные входы устройства, информационные выходы 10 устройства, тактовый вход 11 устройства, соединенный со входом синхронизации n-разрядного регистра 4 и вход установки устройства в начальное состояние 12, соединенный со входом сброса n-разрядного регистра 4.

Первые информационные входы 8 устройства соединены с информационными входами n-разрядного ключа 1, вторые информационные входы 9 устройства соединены со вторыми информационными входами n полных одноразрядных сумматоров 2.1÷2.n, с первыми информационными входами которых соединены информационные выходы 10 устройства и информационные выходы n-разрядного регистра 4, а со входами переноса соединены информационные выходы n-разрядного ключа 1, (1…n)-й разряды первых информационных входов (n+1)-разрядного сумматора 3 соединены соответственно с информационными выходами n полных одноразрядных сумматоров 2.1÷2.n, (2…(n+1))-й разряды вторых информационных входов соединены соответственно с выходами переноса (1…n)-го полных одноразрядных сумматоров 2.1÷2.n, (1…n)-й разряды информационных выходов соединены с информационными входами n-разрядного регистра 4 и со входами n-входового элемента «ИЛИ» 7, а (n+1)-й разряд соединен со входом элемента «НЕ» 6, выход которого соединен с первым входом элемента «2И-НЕ» 5, второй вход которого соединен с выходом n-входового элемента «ИЛИ» 7, а выход соединен с управляющим входом n-разрядного ключа 1.

На первые информационные входы 8 устройства подается дополнительный код модуля Р_д. На вторые 9 информационные входы устройства подаются коды чисел A_i. Искомая сумма S_i снимается с информационных выходов 10 устройства.

Осуществление изобретения.

Накапливающий сумматор по произвольному модулю работает следующим образом (см. Фиг. 1).

Перед началом работы на вход установки устройства в начальное состояние 12 подается сигнал, который, поступая далее на вход сброса n-разрядного регистра 4, устанавливает устройство в исходное нулевое состояние. На первых 8 и вторых 9 информационных входах устройства присутствуют нулевые сигналы, следовательно, на информационных выходах (n+1)-разрядного сумматора 3 также будут нулевые сигналы. Нулевой сигнал с выхода n-входового элемента «ИЛИ» 7 воздействует на второй вход элемента «2И-НЕ» 5, в результате чего на выходе которого образуется сигнал логической единицы. Этот сигнал поступает на управляющий вход n-разрядного ключа 1. В результате n-разрядный ключ 1 оказывается открыт и соединит первые информационные входы 8 устройства со входами переноса n полных одноразрядных сумматоров 2.1÷2.n.

С началом работы устройства на первые информационные входы 8 устройства подается в двоичном виде дополнительный код модуля Р_д, который через открытый n-разрядный ключ 1 поступает на входы переноса полных одноразрядных сумматоров 2.1÷2.n. На тактовый вход 11 устройства поступают тактовые импульсы. С каждым тактовым импульсом i = 1, 2, 3,…, на вторые 9 информационные входы устройства подаются в двоичном виде коды чисел A_i, 0 ≤ А_i < Р, значения соответствующих разрядов которых поступают на вторые информационные входы полных одноразрядных сумматоров 2.1÷2.n. На первые информационные входы полных одноразрядных сумматоров 2.1÷2.n поступают с информационных выходов n-разрядного регистра 4, являющихся информационными выходами 10 устройства, значения соответствующих разрядов суммы S_i−1. На первом такте S₀ = 0. На выходах каждого из сумматоров n полных одноразрядных сумматоров 2.1÷2.n формируется сигнал частичной суммы S^/_i и сигналы сквозного переноса, трех чисел, поступающих на их входы. В результате на информационных выходах полных одноразрядных сумматоров 2.1÷2.n образуются поразрядные сигналы частичной суммы, а на выходах переноса образуются поразрядные сигналы сквозного переноса. Сигналы частичной суммы S^/_i с информационных выходов полных одноразрядных сумматоров 2.1÷2.n поступают на (1…n)-й разряды первых информационных входов (n+1)-разрядного сумматора 3. Сигналы с выходов переноса полных одноразрядных сумматоров 2.1÷2.n поступают на (2…(n+1))-й разряды вторых информационных входов (n+1)-разрядного сумматора 3. В результате на выходах (n+1)-разрядного сумматора 3 образуется значение (A_i + S_i−1) + Р_д.

В случае, если (A_i + S_i−1) + Р_д ≥ Р, то на (n+1)-м разряде (n+1)-разрядного сумматора 3 образуется сигнал логической единицы, который, проходя через элемент «НЕ» 6, будет поддерживать на выходе элемента «2И-НЕ» 5 сигнал логической единицы. При этом на (1…n)-м разрядах информационных выходов (n+1)-разрядного сумматора 3 образуется сумма S^/_i, которая и является искомой суммой S_i чисел (A_i + S_i−1) по модулю P. Под воздействием тактового импульса сумма S_i запишется в n-разрядный регистр 4 и поступит на информационные выходы 10 устройства.

В случае, если (A_i + S_i−1) + Р_д < Р, то на (n+1)-м разряде (n+1)-разрядного сумматора 3 остается нулевой сигнал, который, проходя через элемент «НЕ» 6, поступает в виде единичного сигнала на первый вход элемента «2И-НЕ» 5. На второй вход элемента «2И-НЕ» 5 с выхода n-входового элемента «ИЛИ» 7 также поступает сигнал логической единицы, в результате чего на выходе элемента «2И-НЕ» 5 образуется нулевой сигнал, который поступит на управляющий вход n-разрядного ключа 1, прекращая прохождение через него дополнительного кода модуля Р_д на входы переноса полных одноразрядных сумматоров 2.1÷2.n. В результате только на информационных входах полных одноразрядных сумматоров 2.1÷2.n, будут коды операндов суммирования A_i и S_i−1. Поразрядные сигналы частичной суммы S^/_i с информационных выходов полных одноразрядных сумматоров 2.1÷2.n поступают на (1…n)-й разряды первых информационных входов (n+1)-разрядного сумматора 3. Поразрядные сигналы с выходов переноса полных одноразрядных сумматоров 2.1÷2.n поступают на (2…(n+1))-й разряды вторых информационных входов (n+1)-разрядного сумматора 3. В результате на выходах (n+1)-разрядного сумматора 3 образуется сумма S^/_i, которая и является искомой суммой S_i чисел (A_i + S_i−1) по модулю P. Под воздействием тактового импульса сумма S_i запишется в n-разрядный регистр 4 и поступит на информационные выходы 10 устройства.

Оценим технический результат, достигаемый при использовании предлагаемого устройства по сравнению с устройством прототипом.

Анализ прототипа и предложенного решения показывает, что в предложенном устройстве n-разрядный сумматор заменен на n полных одноразрядных сумматоров, а двухводовый n-разрядный мультиплексор заменен на n-разрядный ключ, что позволит уменьшить объем оборудования, а также дополнительно уменьшить энергопотребление и повысить надежность работы.

Источники информации

1. Тарабрин Б. В. Справочник по интегральным микросхемам / Б.В. Тарабрин, С.В. Якубовский, Н.А. Барканов и др.; под ред. Б.В. Тарабрина – 2-е изд., перераб. и доп. – М.: Энергия, 1981, рис. 5-250, стр.741.

2. Петренко В. И., Кузьминов Ю. В. Накапливающий сумматор по модулю. // Патент РФ № 2500017. Опубл. 27.11.2013. Бюл. № 33.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов, в криптографических приложениях и в системах связи и управления. Технический результат заключается в уменьшении аппаратных затрат и снижении схемной сложности устройства. Технический результат достигается за счет того, что устройство содержит n-разрядный ключ, n полных одноразрядных сумматоров, (n+1)-разрядный сумматор, n-разрядный регистр, где n - разрядность устройства, элемент «2И-НЕ», элемент «НЕ», n-входовый элемент «ИЛИ», первые и вторые информационные входы устройства, информационные выходы устройства, тактовый вход устройства и вход установки устройства в начальное состояние с соответствующими связями. 1 ил.

Накапливающий сумматор по произвольному модулю, содержащий (n+1)-разрядный сумматор, n-разрядный регистр, где n – разрядность устройства, первые и вторые информационные входы устройства, информационные выходы устройства, тактовый вход устройства, соединенный с входом синхронизации n-разрядного регистра, вход установки устройства в начальное состояние, соединенный с входом сброса n-разрядного регистра, информационные выходы которого соединены с информационными выходами устройства, отличающийся тем, что в него введены n-разрядный ключ, n полных одноразрядных сумматоров, элемент «2И-НЕ», элемент «НЕ», n-входовый элемент «ИЛИ», причем первые информационные входы устройства соединены с информационными входами n-разрядного ключа, вторые информационные входы устройства соединены с вторыми информационными входами n полных одноразрядных сумматоров, с первыми информационными входами которых соединены информационные выходы устройства и информационные выходы n-разрядного регистра, а с входами переноса соединены информационные выходы n-разрядного ключа, (1…n)-й разряды первых информационных входов (n+1)-разрядного сумматора соединены соответственно с информационными выходами n полных одноразрядных сумматоров, (2…(n+1))-й разряды вторых информационных входов соединены соответственно с выходами переноса (1…n)-го полных одноразрядных сумматоров, (1…n)-й разряды информационных выходов соединены с информационными входами n-разрядного регистра и с входами n-входового элемента «ИЛИ», а (n+1)-й разряд соединен с входом элемента «НЕ», выход которого соединен с первым входом элемента «2И-НЕ», второй вход которого соединен с выходом n-входового элемента «ИЛИ», а выход соединен с управляющим входом n-разрядного ключа.