Универсальное суммирующее устройство Советский патент 1993 года по МПК G06F7/50 

Изобретение относится к области вычислительной техники, предназначено для суммирования чисел и может быть использовано для цифровой обработки сигналов.

Известно суммирующее устройство, ре- ализующее параллельно-последовательный способ суммирования, содержащее одноразрядные сумматоры н§ базе Двух и трехвходовых комбинационных сумматоров, узел накапливающего сум- матора, включающий буферный регистр, многоразрядный накапливающий сумматор. Известное устройство обеспечивает вычисление, разрядных сумм с последующим их накоплением. Недостатком является ограничение функциональных возможностей. В устройстве невозможно выполнять операции суммиров анйя чисел, прёдставлейньТхТГ избыточной двоичной системе счисления, суммирование старшими разрядами вперед чисел/представленных в обычной двоичной системе счисления.

Известен также многовходовой (15-вхо- довой) сумматор, содержащий группу трех- входовых комбинационных сумматоров, два дёухразрядных сумматора и один трехразрядный сумматор. Данный сумматор обес- в а етг. п а ра л лё л ь н о ё в ы м и ел е н и ё разрядных сумм. Недостатком является ограничение функциональных возможностей, В устройстве невозможно выполнять операции суммирования чисел, представленных в избыточной двоичной системе счисления, суммирование старшими разрядами вперед чисел, представленных в обычной двоичной системе счисления. . .

Наиболее близким является многовходовой знакоразрядный сумматор, содержащий N/2 суммирующих блоков, преобразователь кодов, помежуточный регистр, причем сумми- рующий блок включает ч етыр ё элемента ИЛИ, три элемента И, сумматор по модулю два и многоразрядный комбинационный . сумматор, при этом преобразователь кода состоит из двух элементов ИЛИ, двух эле- ментов 2И-ИЛИ и сумматора по модулю два. Сумматор обеспечивает поразрядное суммирование, начиная со старших разрядов, N операндов. Недостатком является то, что в устройстве невозможно выполнять операции суммирования чисел, представленныхв обычной двоичной сис теме счисления.

Целью предлагаемого изобретения является расширение функциональных воз- можностей.

Поставленная цель достигается тем, что в устройство, содержащее первый и.второй блоки суммирования, регистр промежуточной суммы и преобразователь Дво ичнОЈС

кода в избыточный код, в состав которого входят первый и второй элементы ИЛИ, первый и второй элементы И-ИЛИ и сумматор по модулю два. Первый вход сумматора по , модулю два соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами первого и второго элементов И- ИЛИ и являются первыми вторым выходами преобразователя двоичного кода в избыточный код, Первые входы первых и вторых групп первого и второго элементов И-И|1И соединены между собой, вторые входы первых групп первого и второго элементов И- ИЛИ соединены между собой, вторые входы вторых групп первого и второго элементе И-ИЛИ соединены со вторым входом сумматора по модулю два. Третьи входы первых и вторых групп первого и второго элементов И-ИЛИ соединены между собой, а первого элемента ИЛИ соединен с четвёртым входом первой группы первого элемента И-ИЛИ. Причем первый и второй выхода преобразователя двоичного кода в избыточный код соединены соответственно с первым и вторым выходами устройства. .

. Введены сум мзтор-вычислитель, многоразрядный комбинационный сумматор и мультиплексор, а в каждый из блоков суммирования входят первая группа из пятнадцати сумматоров первого порядка, вторая группа из четырех сумматоров первого порядка, первая группа из четырех полныход- норазрядных сумматоров, вторая группа из трех полных одноразрядных сумматоров, третья группа из двух полных одноразрядных сумматоров и трехразрядиый комбинационный сумматор, выходы которого являются четырьмя старшими разрядными выходами блока суммирования. Информационные входы.блока суммирования соединены соответственно с входами сумматоров первого порядка первой группы, четыре;вы- хода каждого 1-го из которых соединены с i-ми входами соответствующих сумматоров первого порядка второй группы (,15), первый выход первого сумматора первого1 порядка которой является первым разрядным выходом блока суммирования. Второ й и третий выходы первого сумматора первого порядка второй группы соединены соответственно с первыми информационными зхо- дами первого и второго полных одноразрядных сумматоров первой группы, вторые информационные входы который соединены соответственно с первым и втоЬым выходами второго сумматора первого; порядка второй группы, третий и четвертый выходы которого соединены соотвётстЬен- но с первым информационным входом третьего и входом переноса четвертого Иолных одноразрядных сумматоров первой группы. Второй разрядный выход блока суммирования соединен с выходом суммы первого полного одноразрядного сумматора первой группы, выход переноса которого соединен с входом переноса второго полного одноразрядного сумматора первой группы, выход суммы которого соединен с первым информационным входом первого полного одноразрядного сумматора второй группы, второй информационный вход которого соединен с первым выходом третьего сумматора первого порядка второй группы. -Выход суммы первого полного одноразрядного сумматора второй группы является третьим разрядным выходом блока суммирования. Четвертый разрядный выход блока суммирования соединен с выходом суммы первого полного одноразрядного сумматора третьей группы, первый информационный вход которого соединен с выходом переноса первого полного одноразрядного сумматора второй группы. Четвертый выход первого сумматора первого порядка второй группы соединен с входом переноса третьего полного одноразрядного сумматора первой группы, второй информационный вход которого соединен со вторым выходом третьего сумматора первого по рядка второй группы. Третий и четвертый выходы третьего сумматора первого порядка второй группы соединены соответственно с первыми информационными входами четвертого полного одноразрядного сумматора первой группы и третьего полного одноразрядного сумматора второй группы, Выход переноса второго полного одноразрядного сумматора первой группы соединен с входом переноса второго полного одноразрядного сумматора второй группы, первый и второй информационные входы которого соединены соответственно с выходом суммы третьего полного одноразрядного сумматора первой группы и первым выходом четвертого сумматора первого порядка второй группы, второй выход которого соединен со вторым информационным входом четвертого полного одноразрядного сумматора первой группы. Выход суммы второго полного одноразрядного сумматора второй группы соединен со вторым информационным входом первого полного одноразрядного сумматора третьей группы, выход переноса которого соединен с первым информационным входом трехразрядного комбинационного сумматора, второй и трет-ий информационные входы которого соединены соответственно с выходами суммы и переноса второго полного одноразрядного сумматора третьей группы, вход переноса

которого соединен с выходом переноса второго полного одноразрядного сумматора второй группы. Первый и второй информационные входы второго полного однораз- 5 рядного сумматора третьей группы соединены соответственно с выходом переноса третьего полного одноразрядного сумматора первой группы и с выходом суммы четвертого полного одноразрядного сумма0 тора первой группы. Выход третьего полного одноразрядного сумматора второй группы, выхода суммы и переноса которого соединены соответственно с четвертым и пятым информационными входами трехраз5 рядного комбинационного сумматора, шестой информационный вход которого соединен с четвертым выходом четвертого сумматора первого порядка второй группы, третий выход которого соединен со вторым

0 информационным входом третьего полного одноразрядного сумматора второй группы блока суммирования. Причем информационные входы (2j-1)-x разрядов устройства соединены соответственно с информацион5 иыми входами первого блока суммированя, а информационные входы 2j-x разрядов устройства соединены соответственно с ин- формациоиными входами второго блока суммирования (,N). Выходы первого блока

0 суммирования соединены соответственно с входами первой группы сумматора-вычислителя, входы второй группы которого соединены соответственно с выходами второго блока суммирования. Выходы сумматора5 вычислителя соединены соответственно с входами первой группы многоразрядного комбинационного сумматора, входы второй группы которого соединены соответственно с выходами регистра промежуточной сум0 мы, информационные входы которого, кроме старшего разряда, соединены соответственно с выходами мультиплексо- ра. Разрядные выходы многоразрядного комбинационного сумматора соединены со

5 сдвигом на один разряд в сторону младших разрядов с входами первой группы мультиплексора и со сдвигом на один разряд в сторону старших разрядов с входами второй группы мультиплексора,-младший разряд0 ный выход многоразрядного комбинационного сумматора является третьим выходом устройства. Информационные разрядные выходы промежуточных сумм мультиплек- сора соединены с входами первого элемен5 та ИЛИ преобразователь двоичного кода в избыточный код, первый знаковый выход мультиплексора соединен с первым входом второй группы второго элемента И-ИЛИ,

второй вход которой соединён со вторым знаковым выходом мультиплексора, третий

знаковый выход которого соединен со вторым входом первой группы второго элемента И.-ИЛИ, третий вход которого соединен с управляющим входом устройства.

Кроме того, сумматор первого порядка содержит первую группу из четырех пЬлньгх одноразрядных сумматоров, вторую группу из двух двухразрядных сумматоров и трех- разрядный сумматор, причем первый, второй и третий информационные входы сумматора первого порядка соединены соответственно с входами переноса трехразрядного сумматора/первого двухразрядногб сумматора и первого полного одноразрядно го сумматора, четвертый и пятый информационные входы сумматора первого порядка соединены соответственно с первым и вторым информацонными входами первого полного одноразрядного сумматора, Шестой, седьмой и восьмой информационные входы сумматора первого порядка соединены соответственное входом переноса и первым и вторым информационными входами второго полного одноразрядного сумматора, девятый и десятый информационные входы сумматора первого порядка соединены соответственно с входами переноса второго двухразрядного сумматора и третьего полного одноразрядного сумматора, одиннадцатый и двенадцатый информационные входы сумматора первого порядка соединены соответственно с первым и вторым информационными входами третьего полного одноразрядного сумматора, Тринадцатый, четырнадцатый и пятнадцатый информационные входы сумматора первого порядка соединены соответственно с входами переноса и первым .и вторым информационными входами четвертого полного одноразрядного сумматора. Выходы сумм первого и второго полных одноразрядных сумматоров соединены соответственно с первым и вторым информационными входами первого двухразрядного сумматора, третий и четвертый информационные входы которого соединены соответственно с выходами переносов первого и второго одноразрядных сумматоров. Выходы сумм третьего и четвертого полных одноразрядных сумматоров соединены соответственно с первым и вторым информационными входами второго двухразрядного сумматора, третий и четвертый информационные входы которого соединены, соответственно с выходами переносов третьего и четвертого полных одно- разрядных сумматоров, первые выходы первого и второго двухразрядных сумматоров соединены соответственно с первым и вторым информационными входами трехразрядного сумматора, третий и четвертый

0

5

информационные входы которого соединЬ- иы соответственно со вторыми выходами первого и второго двухразрядных сумматз- ров, выходы переносов которых соединены соответственно с пятым и шестым информа- цйШШмй входами трехразрядного сумматора, разрядные выходы и выход переноса которого являются выходами сумматора первого порядка,,

В основу устройства положен алгоритм суммирования на основе вычисления рф- рядных сумм с последующих их суммиров а- нйём со сдвигом на один разряд друг относительно друга:

0

5

0

5

0

5

0

(X )..(D

N

I 1 J 1

где 2, aii2 1-я разрядная сумма.2N c/iafaj 1 . ; емых. ;

Алгоритм вычитания на основе вычисления разрядных сумм имеет вид: . . i

nN N.

(2 ал-2 bjoz1 . (2) :

i 1 ) 1 j 1, Алгоритм суммирования, начиная |со старших разрядов, знакоразрядмых чи(|ел выполняетстл в два этапа. На первом эта|пе вычисляется промежуточная сумма

Sj 2(SM-2z+1Ci-r-2J+ 2)aji, (3j;j 1 .

где S - значение промежуточной суммы з обычной двоичной системе счисления:

aii - i-й разряд j-слагаемого в избыточной двоичной системе счисления,i

На втором этапе вычисляется разряд окончательной . суммы .в виде:

( 1, еслиЗ1 А; Ci-(r + i) 1. если-Si| -А; (За)

0 в остальных случаях,-. где А - коэффициент, обуславливающий-выделение весового раз ряд аГ результата со знаком, выбирается из соотношения: N+1 , где r logaN.« В логической форме Ci-{r-n) записывается, как: : . :

м ;. :; n i

С( V() 3H3(3n2v3HlU C(V(z-nr3 n3

Si):

где 3 н 1, 3 н 2, 3 н 3, Si -три знаковых у - значащие разряды промежуточной суммы ,n, rHogzN. |

При алгоритм суммирования ет вид:... . i

ч г16

. (SM-25Ci-6) + 2 а)ь

. J 1: С | -5

1 , еслиЗ1 17;

Т, еслиЗ - 17 ;

О в остальных случаях,

В логической форме Ci-s записывается в виде

C(+)i-5 ЗТГЗ (3 н 2 v 3 н 1 (Si vS2 v Зз); C( н 3 ( v ТнТ).

Алгоритм суммирования старшими разрядами вперед 2N чисел, представленных в дополнительных кодах, выполняется в два этапа. На первом этапе вычисляется промежуточная сумма

2N

2(SM-2r+1Ci-2(r+2)) + 2 aji .(4)

: . . j 1

На втором этапе вычисляетсяразряд окончательной суммы

С|-(2г +3)

1. еслиЗ1 А; . 1, если Si - А ; О в остальных случаях,

(4а)

При технической реализации алгоритма необходимо выполнить размножение знаков на (log2N+2) разрядов во всех слагаемых с последующим подсчетом, начиная со старших разрядов, количества знаковых (единичных) разрядов в каждой разрядной сумме и суммирование этих разрядных сумм со сдвигом на один разряд друг относительно друга, в процессе размножения знаков ,

Процесс суммирования старшими разрядами вперед N чисел, представленных в дополнительных кодах, поясним на примере.

Пример

.1010;

.0101;

.01.0.1;

.1001

При алгоритм суммирования имеет вид:

(SM-23Ci-8) + t ay.

С i

j 1

1. еслиЗ1 5; 41, если Si - 5 ;

О в остальных случаях,

Количество знаковых разрядов определится (1од24+2)4 для каждого слагаемого.

Техническая реализация алгоритма подробно поясняется (см. таблицу).

Сущность предлагаемого изобретения поясняется чертежами, где на фиг.1 - универсальное суммирующее устройство, на фиг.2 - многовходовой блок суммирования, 5 на фиг.З - многовходовой одноразрядный сумматор первого порядка, на фиг.4 - узел формирования разрядов окончательной суммы.

Устройство (фиг.1) содержит 1ц,

10 112,-..,1N1,1N2 - информационные входы приема равновесовых разрядов множества чисел, представленных в дополнительных кодах, при этом для знакоразрядных чисел 1ц, 121,...,1м1- входы приема положитель15 ных равновесовых разрядов 1i2, 122,...,1N2- входы приема отрицательных равновесовых разрядов,. 2i,22 - блоки суммирования, 3 - многоразрядный сумматор-вычитатель, 4 - узел формирования разрядов окончатель20 ной суммы, 5 - зход приема признака суммирования, 6 - управляющий вход приема тактовых импульсов, 7 - управляющий вход приема сигнала установки О, 8 - вход признака выделения знакоразрядных кодов, 9 25 управляющий вход приема сигнала выделения значащих разрядов, 10i - выход выдачи разрядов суммы (разности) в обычной двоичной системе счисления, 102, Юз- выходы выдачи разрядов суммы в избыточной дво30 ичной системе счисления в виде (тернарного кода {0+1}) положительных, отрицательных разрядов соответственно. Многовходовой блок суммирования (фиг.2) содержит: две группы многовходовых сумматоров первого

35 порядка 11-|-1115; 12i-124; три группы элементов суммирования соответственно 13i- 134; 141-14з; 15i, 15Z трехразрядный сумматор 16. Многовходовой сумматор первого, порядка (фиг.З) содержит: группу эле40 ментов суммирования 17i-17 i. два двухразрядных сумматора 18i, 182. один трехразрядный сумматор 19. Узел формирования разрядов окончательной суммы (фиг.4) содержит: многоразрядный сумма45 тор 20, мультиплексор 21. регистр 22, элемент ИЛИ 23, сумматор по модулю два 24, элементы 2И-ИЛИ 25i, 252, элемент И 26, С внешними устройствами универсальное суммирующее устройство (фиг.1) соединено

50 посредством входов 1n,1i2...-,lNi,lN2 и выходов . При этом входы 1ц-1м1 соединены соответственно со входами многовходового блока суммирования 2i, входы 112-1 N2 - со входами многовходового

55 блока 22. Выходы блоков 2i, 22 соединены соответственно со входами первой и второй группы многоразрядного сумматора-вычислителя 3. Выходы сумматора-вычислителя соединены со входами узла формирования окончательной суммы 4. В многовходовом

блоке суммирования (фиг.2) первые-четвертые выходы первого-пятнадцатого много- входовых сумматоров соединены с соответствующими первыми одноименными входами первого-четвертого многовхо- довых сумматоров 12г 124 выходы которых, кроме первого выхода многовходового сумматора 12i соединены с одноименными входами элементов суммирования первой группы 131-13-4, элементов суммирования второй группы 141-14з, выходы элементов суммирования первой .группы 1317134, кроме первого выхода первого элемента суммирования T3i соединены с одноименными входами элементов суммирования второй группы 14-|-14з, выходы которых, кроме первого выхода первого элемента 14i, соединены с одноименными входами элементов суммирования третьей группы 15i, 152, одноим ен- ными входами трехразрядного сумматора 16, другие входы которого соединены с соответствующими одноименными выходами элементов суммирования третьей группы 15i. 152. .

При этом первые выходы многовходового сумматора 121 элементов суммирования 13i, 14i, 15i трехразрядного сумматора 16 являются выходами многовходового блока суммирования,..

В узле формирования окончательной суммы (фиг.4) выходы многоразрядного сумматора 20 соединены со сдвигом влево на один разряд с одной группой входов мультиплексора 21 и со сдвигом вправо, на один разряд со второй группой входов мультиплексора 21. Входы элемента ИЛИ 23, группа входов регистра 22 соединены с группой выходов (п-значащими разрядами промежуточной суммы) мультиплексора 21, младший разряд которого (подключается мультиплексором при суммировании, начиная с младших разрядов) соединен с последним входом регистра промежуточной суммы 22,

; выходы которого соединены со входами одной группы многоразрядного сумматора 20. Выход элемента ИЛИ 23 соединен с одним

входом первой схемы VI элемента 25i. Первый выход знака мультиплексора соединен с вторым входом первой схемы И элемента 25i, первым входом первой схемы И элемента 25а и вторым входом регистра 22. Второй выход знака мультиплексора 21 соединен с одним входом второй схемы И элемента 25, второй схемы И элемента 252 с вторым входом элемента 24, один вход которого соединен с выходом элемента 16, входы которого соединены с выходами элементов 25i, 252. Выход элемента 24 соединен с первым входом регистра 22, Третий выход знака мультиплексора 21 соединен непосредственное

0

5

вторыми входами схем И элемента 252 и через инверторы с третьим входом первой схемы И и вторым входом второй схемы /Г элемента 25i. Выходы элементов 25i, 25J2

соединены с выходами устройства 102, Юз соответственно.. ; Устройство работает в следующих режимах:

В режиме поразрядного суммирования,

0 начиная с младших разрядов, массива чисел, представленных в обычной двоичной системе счисления.

В режиме поразрядного вычитания, начиная с младших разрядов, массива чисел,

5 представленных в обычной двоичной системе счисления. :

В режиме поразрядного суммирования, начиная со старших разрядов, массива чисел, представленных в избыточной двоичной системе счисления.

В режиме поразрядного суммирования, начиная со старших разрядов, массива чисел, представленных в дополнительных кодах,

Рассмотрим работу устройства в каждом отдельном режиме. В режиме поразрядного суммирования, начиная с младших разрядов, предварительно настраивается сумматор-вычислитель 3 на режим суммиро0 ваний по признаку, поступающему на вхЬд 5. Мультиплексор 21 настраивается насдйиг, информации в сторону младших разряДов н а один разряд по сигналу, поступающим|на вход 9. Сбрасывается в нуль регистр 22 сиг5 налом, поступающим на вход 7, Затем |на входы 1 ц-1й2 поступаютравновесовь1е ряды в обычной двоичной системе счис ле- ния. При этом в блоках 21, 22 выполняемся параллельное вычисление разрядных сумм,

0 начиная с младших разрядов, с последую- щим суммированием в сумматоре 20 поразрядных сумм со сдвигом на один разряд друг относительно друга мультиплексором 21 совместно с регистром 22 в соответствии

5 с алгоритмом (1). Результат вычисления еы- дается последовательно, начиная с млад- тих разрядов, из выхода.10i в обычйой двоичной системе счисления... В режиме поразрядного вычитания, на0 чиная с младших разрядов, предварительно настраивается сумматор-вычитатель 3 на режим вычитания по признаку, поступающему на вход 5. Мультиплексор 21 настраивается на сдвиг информации в сторону

5 младших разрядов на один разряд. Блбки- руются элементы 25ь 252. Сбрасывается в нуль регистр 22. Затем на входы 1mlN2 поступают равновесовые разряды в обычной двоичной системе счисления. Выло тня- ется в блоках 2i, 2 з параллельное

вычисление разрядных разностей, начиная с младших разрядов, с последующим суммированием в сумматоре 20 поразрядных разностей со сдвигом сумм на один разряд друг относительно друга мультиплексором 21 совместно с регистром 22 в соответствии с алгоритмом (2). Результат вычисления выдается последовательно, начиная с младших разрядов, из выхода 1СИ в обычной двоичной системе счисления.

В режиме суммирования знакоразряд- ных чисел предварительно настраивается сумматор-вычислитель на режим вычитания. Мультиплексор 21 настраивается на сдвиг информации в сторону старших разрядов на один разряд. На вход 9 элементов 25i, 252 поступает сигнал выделения значащих разрядов результата вычисления. На входы 111,1211..., поступают, начиная со старших разрядов, положительные равно- весовые разряды знакоразрядных чисел, а на входы 112,122,.., 1 N2 отрицательные рав- новесовые разряды. При этом в блоках 2i,22 вычисляются промежуточные разрядные суммы, начиная со старших разрядов, с последующим суммированием в сумматоре 20 поразрядных промежуточных сумм со сдвигом этих промежуточных сумм в сторону старших разрядов мультиплексором 21 совместно с регистром 22 в соответствии с алгоритмом (3). Результат промежуточных разрядных сумм S поступает в преобразователь кода. В преобразователе кода анализируются элементами 2И-ИЛИ 25i, 252 три знаковые и п значащие разряды S . В результате анализа формируется знакоразРЯДНЫЙ КОД {0±1} СУММЫ Ci-(r+1) В

соответствии с алгоритмом (За). При этом (+1) выдается (из выхода 102) элементом 2И- ИЛИ 25it когда результата промежуточной суммы S1 больше или равен А, т.е. когда выполняется условие S A, a (-1) выдается .(из выхода Юз)элементом 2И-ИЛИ 252, когда результат промежуточной суммы . В остальных ситуациях элементами2И ИЛИ выдаются нули. При выдаче (+1) сумматором 24 по модулю два вырабатывается сигнал коррекции знака промежуточной суммы S с (+1) на (-1) и, наоборот, при выдаче (-1) вырабатывается сигнал коррекции знака S1 с (-) на (+), причем сигнал коррекции знака промежуточной суммы S1 вырабатывается, если выполняется условие r+1, где 2r+1 максимальная величина выделенного разряда. В противном случае, т.е., если , коррекция знака промежуточной суммы не производится.

В режиме суммирования, начиная со старших разрядов, чисел представленных в

дополнительных кодах, сумматор-вычислитель 3 настраивается на режим суммирования, Мультиплексор настраивается на сдвиг информации в сторону старших разрядов на 5 один разряд. На вход 9 элементов 25i, 252 поступает сигнал выделения значащих разрядов результата вычисления. На входы 1 п- 1ы2 поступают, начиная со старших разрядов, равновесные разряды массива

0 чисел, представленные в дополнительных кодах.Процесс суммирования подробно поясняется на приведенном примере и поэтому в заявке не описывается.

Использование предложенного устрой5 ства позволит расширить функциональные возможности по сравнению с известным техническим решением за счет выполнения операций суммирования-вычитания над числами, представленными в различных си0 стемах счисления (в обычной двоичной системе счисления и избыточной знакоразрядной двоичной системе счисления), за счет различных способов приема-передачи данных: младшими разрядами вперед обычных кодов;

5 старшими разрядами вперед знакоразрядных кодов и приема старшими разрядами в перед чисел, представленных в дополнительных кодах. Кроме того, использование предложенного сумматора позволит разрабатывать

0 принципиально новые высокопризводитель- иые ортогональные многопроцессорные системы вертикальной обработки. Где данные хранятся в ортогональной памяти в обычной двоичной системе счисления (что экономит

5 объем памяти), а обработка выполняется старшими (младшими) разрядами вперед. Это позволит повысить быстродействие за счет распараллеливания процесса вычисления до поразрядных сумм, а также за счет

0 совмещения во времени процессов обработки и обмена информацией. При этом при достижении заданной точности вычисления можно прекатить. При такой организации вычислений отпадает принципиальная не5 обходимость в организации плавающей запятой..

Формула изобретения 1. Универсальное суммирующее устройство, содержащее первый и второй блоки

0 суммирования, регистр промежуточной суммы и преобразователь двоичного кода в избыточный код, в состав которого входят первый и второй элементы ИЛИ, первый и второй элементы И-ИЛИ и сумматор по мо5 дулю два, первый вход которого соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами первого и второго элементов И-ИЛИ и являются первым . и вторым выходами преобразователя двоичного кода в избыточный код, первые входы

первых и вторы групп первого и второго элементов И-ЙЛИ соединены между собой, вторые входы первых групп первого и второго элементов И-ИЛИ соединены между собой, вторые входы вторых групп первого и второго элементов И-ИЛИ соединены с вторым входом сумматора по модулю два; третьи входы первых и вторых групп первого и второго элементов И-ИЛИ соединены между собой, а выход первого элемента ИЛИ соединен с четвертым входом первой группы первого элемента И-ИЛИ, причем первый и второй выходы преобразователя двоичного кода в избыточный код соединены соответственно с первым и вторым выходами устройства, о тличающееся тем, что, с целью расширения функциональных возможностей за счёт выполнения операции суммирования чисел, представленных в двоичной системе счисления, в него введены сумматор-вычитатель, многоразрядный комбинационный сумматор и мультиплексор, а в каждый из блоков суммирования входят первая группа из пятнадцати сумматоров первого порядка, вторая группа из четырех сумматоров первого порядка, первая группа из четырех полных одноразрядных сумматоров, вторая группа мз трех полных одноразрядных сумматоровдретья группа из двух полных одноразрядных сумматоров и трехразрядный комбинационный сумматор, выходы которого являются четырьмя старшими разрядными выходами блока суммирования, информационные входы которого соединены соответственно с

входами сумматоров первого порядка первой группы, четыре выхода каждого i-ro из которых соединены с 1-ми входами соответствующих сумматоров первого порядка второй группы (i 1,15), первый выход первого Сумматора первого порядка которой является первым разрядным выходом блока суммирования, второй итретий выходы первого

. сумматора первого порядка второй группы соединены соответственно ;с первыми информационными входами первого и второго полных одноразрядных сумматоров первой группы,вторые информационные входы которых соединены соответственно с первым и вторым выходами второго сумматора первого порядка второй группы, третий и четвертый выходы которого соединены соответственно с первым информациоин- ным входом третьего и входом переноса четвертого полных одноразрядных сумматоров первой группы, второй разрядный выход блока суммирования соединен с выходом суммы первого полного одноразрядного сумматора первой группы, выход переноса которого соединение входом переноса второго полного одноразрядного сумматбра первой группы, выход суммы которого динен с первым информационным входом первого полного одноразрядного суммаТора второй группы, второй информационный вход которого соединен с первым выходом третьего сумматора первого порядка Группы/выход суммы первого полного одноразрядного сумматора второй группы яв|1яется третьим разрядным выходом блочка суммирования, четвертый разрядный выход которого соединен с выходом суммы первого полного одноразрядного суммато ра третьей группы, первый информационный

вход которого соединен с выходом переноса первого полного одноразрядного сумматфра второй группы, четвертый выход первого сумйа- тора первого порядка второй группы соединен с входом переноса третьего полного одйоразрядного сумматора первой группы. в|го- рой информационный вход которого соединен с вторым выходом третьего сумматора первого порядка второй группы, третий и четвертый выходы которого

соединены соответственно с первыми информационными входами четвертого полного одноразрядного сумматора пёрв ой труппы и третьего полного одноразрядного сумматора второй группы, выход переноса

второго полного одноразрядного сумматора первой группы соединен с входом переноса второго полного одноразрядного суммато1 ра второй группы, первый и второй инфорг а- ционные входы которого соединены соЬтветственио с выходом суммы третьего полного одноразрядного сумматора первой группы и первым выходом четвертого сумматора первого порядка второй группы, в|г6- рой выход которого соединен с вторым

информационным входом четвертого пэл- ного одноразрядного сумматора пере ой группы, выход суммы второго полного од поразрядного сумматора второй группы cbe- динен с вторым информационным входом

первого полного одноразрядного сумматора третьей группы, выход переноса которого соединен с первым информационным входом трехразрядного комбинационного

сумматора, второй и третий информаци

энные входы которого соединены соответственно с выходами суммы и переноса второго полного одноразрядного сумматора

третьей группы, вход переноса которого единен с выходом переноса второго пол

со- -ю55 гО одноразрядного сумматора второй группы, первый и второй информационные входы второго полного одноразрядного сумматора третьей группы соединены соответственно с выходом переноса третьего

полного одноразрядного сумматора перпой

группы и с выходом суммы четвертого полного одноразрядного сумматора первой группы, выход переноса которого соединен с входом переноса третьего полного одноразрядного сумматора второй группы, выхо- ды суммы и переноса которого соединены соответственно с четвертым и пятым информационными входами трехразрядного комбинационного сумматора, шестой информационный вход которого соединен с четвертым выходом четвертого сумматора первого порядка второй группы, третий выход которого соединен с вторым информационным входом третьего полного одноразрядного сумматора второй группы блока суммирования, при: чем информационные входы (2j-1)-x разрядов устройства соединены соответственно с информационными входами первого блока суммирования, а информационные входы 2j-x разрядов устройства соединены соответственно с информационными входа- ми второго блока суммирования ( 1,М), выходы первого блока суммирования соединены соответственно с входами первой группы сумматора-вычитателя, входы вто- рой группы которого соединены соответственно с выходами второго блока суммирования, выходы сумматора-вычитателя соединены соответственно с входами первой группы многоразрядного комбина- ционного сумматора, входы второй группы которого соединены соответственно с выходами регистра промежуточной суммы, информационные входы которого, кроме старшего разряда, соединены соответствен- но с выходами мультиплексора, разрядные выходы многоразрядного комбинационного сумматора соединены со сдвигом на один разряд в сторону младших разрядов с входами первой группы мультиплексора и со сдвигом на один разряд в сторону старших разрядов с входами второй группы мультиплексора, младший разрядный выход многоразрядного комб-инационнного сумматора является третьим выходом устройства, информацией- ные разрядные выходы промежуточных сумм мультиплексора соединены с входами первого элемента ИЛИ преобразователя двоичного кода в избыточный код, первый знаковый выход мультиплексора соединен с первым входом второй группы второго элемента И-ИЛИ, второй вход которой соединен с вторым знаковым выходом мультиплексора, третий знаковый выход которого соединен с вторым входом первой группы второго элемента И-ИЛИ, третий вход которой соединен с управляющим входом устройства.

2. Устройство по п.1, о т л и ч а ю щ е е- с я тем, что сумматор первого порядка содержит первую группу из четырех полных одноразрядных сумматоров, вторую группу из двух двухразрядных сумматоров и трехразрядный сумматор, причем первый, второй и третий информационные входы сумматора первого порядка соединены соответственно с входами переноса трехразрядного сумматора, первого двухразрядного сумматора и первого полного одноразрядного сумматора, четвертый и пятый информационные входы сумматора первого порядка соединены соответственно с первым и вторым информационными входами первого полного одноразрядного сумматора, шестой, седьмой и восьмой информационные входы сумматора первого порядка соединены соответственно с входом переноса и первым и вторым информационными входами второго полного одноразрядного сумматора, девятый и десятый информационные входы сумматора первого порядка соедине- ,ны соответственно с входами переноса второго двухразрядного сумматора и третьего полного одноразрядного сумматора, одиннадцатый и двенадцатый информационные входы сумматора первого порядка соединены соответственно с первым и вторым информационными входами третьего полного одноразрядного сумматора, тринадцатый, четырнадцатый и пятнадцатый информационные входы сумматора первого порядка соединены соответственно с входом переноса и первым и вторым информационными входами четвертого полного одноразрядного сумматор а, выходы сумм первого и второго полных одноразрядных сумматоров соединены соответственно с первым и-вторым информационными входами первого двухразрядного сумматора, третий и четвертый . информационные входы которого, соединены соответственно с выходами переносов первого и второго полных одноразрядных сумматоров, выходы сумм третьего и четвертого полных одноразрядных сумматоров соединены соответственно с первым и вторым информационными входы которого соединены соответственно с выходами переносов третьего и четвертого полных од- поразрядных сумматоров, первые выходы первого и второго двухразрядных сумматоров соединены соответственно с первыми вторым информационными входами трехразрядного сумматора, третий и четвертый информационные входы которого соединены соответственно с вторыми выходами первого и второго двухразрядных сумматоров, выходы переносов которых соединены соответственно с пятым и шестым информационными входами

трехразрядного сумматора, разрядные выходы и выход переноса которого являются выходами сумматора первого порядка. .. -:.. -/-- -.- .-- -..-: - :,

Фиг.З

j-i

U

23

25,

. 0

Irn

25,

Ю,

Изобретение относится к области вычислительной техники и может быть использовано для цифровой обработки сигналов. Цель изобретения - расширение функциональных возможностей за счет выполнения операции суммирования чисел, представленных в двоичной системе счисления. Универсальное суммирующее устройство содержит N информационных входов 1, блоки 2 суммирования, многоразрядный сумматор - вычитатель 3, узел 4 формирования разрядов окончательной суммы, соединенные между собой функционально. 1 з.п. ф- лы, 1 табл., 4 ил.