УСТРОЙСТВО ДЛЯ КОНВЕЙЕРНОГО СУММИРОВАНИЯ ЧИСЕЛ ПО ПРОИЗВОЛЬНОМУ МОДУЛЮ Российский патент 2023 года по МПК G06F7/72 

Область техники, к которой относится изобретение

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах конвейерного типа для построения однородных вычислительных сред, а также в устройствах цифровой обработки сигналов и в криптографических приложениях.

Уровень техники

Из существующего уровня техники известно техническое решение однородной вычислительной структуры для выполнения операций по заданному модулю, которая содержит N² полных сумматоров, N/2(N-1)² элементов И, (N-2)(N-1) элементов ИЛИ, N/2(N-1)² управляющих входов [1], предназначенное для выполнения арифметических операций по заданному модулю. Технической проблемой, которая не может быть решена при использовании данного технического решения, является низкая производительность арифметических операций по произвольному модулю, так как основной арифметической операции при работе устройства предшествует дополнительный режим коммутации, который определяет структуру устройства в зависимости от выбранного модуля.

Наиболее близким к заявленному техническому решению по технической сущности и достигаемому техническому результату является устройство для конвейерных арифметических вычислений по заданному модулю, выбранное в качестве прототипа, содержащее однородную вычислительную среду, три таблицы подстановок, информационные входы и информационные выходы, тактовый вход, позволяющее выполнять суммирование чисел по произвольным простым модулям [2, фиг. 5]. Технической проблемой, которая не может быть решена при использовании данного технического решения при конвейерной обработке информации, является ограниченность функциональных возможностей устройства, так как устройство позволяет выполнять операции суммирования чисел только по модулям простых чисел. Кроме того, использование таблиц подстановки требует при каждой смене модуля менять содержимое таблиц подстановки, что не позволяет оперативно менять модуль при организации конвейерных вычислений.

Техническим результатом, обеспечиваемым приведенной совокупностью признаков, является расширение функциональных возможностей устройства при конвейерной обработке информации.

Раскрытие сущности изобретения

Указанный технический результат при осуществлении изобретения достигается тем, что в устройство для конвейерного суммирования чисел по произвольному модулю, содержащее первую однородную вычислительную среду разрядности n, где n - разрядность обрабатываемых чисел, первые, вторые и третьи информационные входы, информационные выходы и тактовый вход, который соединен со входом синхронизации первой однородной вычислительной среды, введены вторая однородная вычислительная среда разрядности (n+1), группа полных одноразрядных сумматоров и мультиплексор разрядности n, причем первые информационные входы устройства соединены с первыми информационными входами первой однородной вычислительной среды и с первыми информационными входами группы полных одноразрядных сумматоров, вторые информационные входы устройства соединены со вторыми информационными входами первой однородной вычислительной среды и со вторыми информационными входами группы полных одноразрядных сумматоров, третьи информационные входы устройства соединены с третьими информационными входами группы полных одноразрядных сумматоров, первые информационные выходы которой соединены с младшими n разрядами первых информационных входов второй однородной вычислительной среды, вторые информационные выходы соединены со вторыми информационными входами второй однородной вычислительной среды со сдвигом на один разряд в сторону старшего, на (n+1)-й разряд первых информационных входов и на первый разряд вторых информационных входов второй вычислительной среды подается сигнал логической единицы, вход синхронизации второй однородной вычислительной среды соединен с тактовым входом устройства, младшие n разрядов информационных выходов соединены со вторыми информационными входами мультиплексора, а выход разряда переноса соединен с управляющим входом мультиплексора, первые информационные входы которого соединены с информационными выходами первой однородной вычислительной среды, а выходы соединены с информационными выходами устройства.

Сущность изобретения заключается в реализации следующего способа суммирования чисел по произвольному модулю. Пусть S - сумма двух чисел A и B по произвольному модулю P

S (A+B) mod P, (1)

где A и B - целые положительные числа, называемые соответственно первым и вторым слагаемым, причем

0≤A, B<P, (2)

P - целое положительное число, называемое модулем;

S - целое положительное число, являющееся суммой чисел A и B, приведенной по модулю P, при этом 0≤S<P.

Все числа представлены в позиционной двоичной системе счисления.

A =$${\displaystyle \sum _{i=0}^{n-1}{a}_i{2}^i}$$, (3)

B = $${\displaystyle \sum _{i=0}^{n-1}{b}_i{2}^i}$$, (4)

P = $${\displaystyle \sum _{i=0}^{n-1}{p}_i{2}^i}$$, (5)

S= $${\displaystyle \sum _{i=0}^{n-1}{s}_i{2}^i}$$, (6)

где a_i, - коэффициенты, принимающие значение 0 или 1 в зависимости от значения числа A;

b_i, - коэффициенты, принимающие значение 0 или 1 в зависимости от значения числа B;

p_i, - коэффициенты, принимающие значение 0 или 1 в зависимости от значения модуля P;

s_i, - коэффициенты, принимающие значение 0 или 1 в зависимости от значения суммы S;

n - количество разрядов в представлении чисел.

Задача состоит в том, чтобы по известным A и B отыскать сумму S по модулю P.

Ввиду выполнения ограничения (2), сумма чисел A и B всегда будет находиться в диапазоне значений от 0 до 2P-2. Диапазон значений от 0 до 2P-2 может быть разделен на первый диапазон от 0 до P-1 и второй диапазон от P до 2P-2. Если сумма чисел A и B попадает в первый диапазон, то она и будет являться результатом суммирования чисел A и B по модулю P. Если сумма чисел A и B попадает во второй диапазон, то для приведения ее по модулю P достаточно вычесть из нее модуль P. Операция вычитания может быть выполнена путем суммирования уменьшаемого с вычитаемым, представленном в дополнительном коде. При этом индикатором попадания суммы чисел A и B в первый или второй диапазон будет являться отсутствие или наличие сигнала на выходе переноса сумматора, реализующего операцию вычитания. Этот сигнал управляет мультиплексором, который выбирает нужный результат.

В качестве сумматора в конвейерном режиме суммирования может выступать однородная вычислительная среда [2, фиг. 3] со структурой ячеек, представленной в [2, фиг. 1].

Выполняя с помощью одной однородной вычислительной среды операцию суммирования потоков чисел A_j и B_j, j=1,2,3,…, а с помощью второй однородной вычислительной среды операцию (A_j+B_j-P_j), можно по результатам вычисления второй однородной вычислительной среды выбирать корректное значение для суммы S_j

S_j (A_j+B_j) mod P_j. (7)

Краткое описание чертежей

Сущность изобретения поясняется чертежами.

На фиг. 1 представлена схема устройства для конвейерного суммирования чисел по произвольному модулю. Устройство для конвейерного суммирования чисел по произвольному модулю содержит группу полных одноразрядных сумматоров 1, первую однородную вычислительную среду 2.1 разрядности n, где n - разрядность обрабатываемых чисел, вторую однородную вычислительную среду 2.2 разрядности (n+1), мультиплексор 3 разрядности n, первые 4, вторые 5 и третьи 6 информационные входы устройства, тактовый вход 7 и информационные выходы 8 устройства. Первые информационные входы 4 устройства соединены с первыми информационными входами первой однородной вычислительной среды 2.1 и с первыми информационными входами группы полных одноразрядных сумматоров 1. Вторые информационные входы 5 устройства соединены со вторыми информационными входами первой однородной вычислительной среды 2.1 и со вторыми информационными входами группы полных одноразрядных сумматоров 1. Третьи информационные входы 6 устройства соединены с третьими информационными входами группы полных одноразрядных сумматоров 1, первые информационные выходы которой соединены с младшими n разрядами первых информационных входов второй однородной вычислительной среды 2.2, вторые информационные выходы соединены со вторыми информационными входами второй однородной вычислительной среды 2.2 со сдвигом на один разряд в сторону старшего. Тактовый вход устройства соединен со входами синхронизации первой 2.1 и второй 2.2 однородной вычислительной среды. Младшие n разрядов информационных выходов второй однородной вычислительной среды 2.2 соединены со вторыми информационными входами мультиплексора 3, а выход разряда переноса соединен с управляющим входом мультиплексора 3, первые информационные входы которого соединены с информационными выходами первой однородной вычислительной среды 2.1, а выходы соединены с информационными выходами 8 устройства. На (n+1)-й разряд первых информационных входов и на первый разряд вторых информационных входов второй вычислительной среды 2.2 подается сигнал логической единицы. На первые информационные входы 4 устройства подается поток кодов чисел A_j, j=1,2,3,…, на вторые информационные входы 5 устройства подается поток кодов чисел B_j, на третьи информационные входы 6 устройства подается поток инверсных кодов модулей P_j. С информационных выходов 8 устройства снимаются коды суммы S_j чисел A_j и B_j, по модулю P_j.

Осуществление изобретения

Устройство для конвейерного суммирования чисел по произвольному модулю работает следующим образом (см. фиг. 1).

В исходном состоянии все ячейки первой 2.1 и второй 2.2 однородной вычислительной среды обнулены.

На тактовый вход устройства 7 поступают тактовые импульсы j=1,2,3,…,. На первые информационные входы 4 устройства и вторые информационные входы 5 устройства с каждым тактовым импульсом подаются соответственно числа A_j и B_j, для которых необходимо вычислить сумму S_j по модулю P_j. На третьи информационные входы 6 устройства подаётся инверсный код модуля P_j. Сумма S_j по модулю P_j чисел A_j и B_j снимается с информационных выходов 8 устройства.

Длина конвейера и латентный период работы конвейера зависит от структуры однородных вычислительных сред 2.1 и 2.2.

Для каждой пары чисел A_j и B_j, первая однородная вычислительная среда 2.1 вычисляет сумму (A_j+B_j). Для каждой тройки чисел A_j, B_j, и P_j вторая однородная вычислительная среда 2.2 совместно с группой полных одноразрядных сумматоров 1 вычисляет значение (A_j+B_j-P_j). Сумма (A_j+B_j) и значение (A_j+B_j-P_j) появляются синхронно на каждом такте на первых и вторых информационных входах мультиплексора 3. В случае, если сумма (A_j+B_j)≥P_j, то на выходе разряда переноса второй однородной вычислительной среды 2.2 появится сигнал переноса, который, поступая на управляющий вход мультиплексора 3, скоммутирует с его информационными выходами его вторые информационные входы, в результате на информационных выходах устройства окажется значение (A_j+B_j-P_j). В противном случае с информационными выходами мультиплексора 1 будут скоммутированы его первые информационные входы и на информационных выходах устройства окажется значение (A_j+B_j).

Рассмотрим реализацию устройства для случая, когда разрядность обрабатываемых чисел n равна 4.

На фиг. 2 представлена структура группы полных одноразрядных сумматоров 1, состоящая из четырех полных одноразрядных сумматоров 1.1÷1.4. Каждый полный одноразрядный сумматор 1.1÷1.4 имеет два информационных входа A и B, вход переноса P_i, выход суммы S и выход переноса P_o. На первые информационные входы A полных одноразрядных сумматоров 1.1÷1.4 поступают с первых информационных входов 4 устройства коды чисел A_j, на вторые информационные входы B поступают со вторых информационных входов 5 устройства коды чисел B_j, на входы переноса P_i, поступают с третьих информационных входов 6 устройства инверсные коды модулей P_j. Каждый полный одноразрядный сумматор 1.1÷1.4 формирует на своих выходах значение суммы и значение переноса в зависимости от значений входных сигналов, которые поступают на первые и вторые информационные выходы соответственно группы полных одноразрядных сумматоров 1, обозначенные как X_j и Y_j соответственно. При этом в соответствии с правилами сложения чисел разряды X_j и Y_j будут вычислены как

x_{i , j} =a_i,j$$\oplus$$b_i,j$$\oplus$$p_i,j, (8)

y_{i , j} =a_i,jb_i,j$$\vee$$b_i,jp_i,j$$\vee$$a_i,jp_i,j. (9)

где i = 0, 1, 2, 3 - номер разряда в двоичном представлении чисел;

j=1, 2, 3, …, - номер такта работы устройства;

x_{i , j} - i-ый разряд j-го числа X_j,

y_{i , j} - i-ый разряд j-го числа Y_j;

a_{i , j} - i-ый разряд j-го числа A_j;

b_{i , j} - i-ый разряд j-го числа B_j;

p_{i , j} - i-ый разряд j-го числа P_j;

символ $$\oplus$$ означает суммирование по модулю два;

символ $$\vee$$ означает логическую дизъюнкцию.

Тогда вычисление значения (A_j+B_j-P_j), состоящего из трех операндов, может быть сведено к вычислению значения (2ⁿ⁺¹+X_j+2Y_j+1), состоящего из двух операндов и двух констант, с увеличением на одну единицу разрядности вычислителя.

В качестве ячейки (CELL) для однородной вычислительной среды может быть использована ячейка, представленная на фиг. 3 [2, фиг. 1] и содержащая первый 9.1 и второй 9.2 триггеры, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 10, элемент И 11, два информационных входа a и b, вход синхронизации и два информационных выхода Q₁ и Q₂. Ячейка однородной структуры реализует следующую систему логических функций:

Q ₁= a$$\oplus$$b, (10)

Q ₂= a⋅b. (11)

Пример реализации первой однородной вычислительной среды 2.1 на базе ячейки однородной структуры для разрядности n=4 в соответствии с [2, фиг. 3] представлен на фиг. 4. Первая однородная вычислительная среда 2.1 для разрядности n=4 содержит 4 строки и 6 столбцов ячеек однородной структуры CELL n, m с соответствующими связями. Линии синхронизации подключены к каждой ячейке и на фиг. 4 не показаны. Информационные входы a и b ячеек первого столбца являются входами для разрядов суммируемых чисел A_j и B_j. Информационные выходы Q₁ ячеек шестого столбца являются информационными выходами суммы S_j для случая, когда S_j<P_j.

Пример реализации второй однородной вычислительной среды 2.2 на базе ячейки однородной структуры в соответствии с [2, фиг. 3] представлен на фиг. 5. Вторая однородная вычислительная среда 2.2 для разрядности входных чисел n=4 имеет входную разрядность равную пяти и содержит 6 строк и 6 столбцов ячеек однородной структуры CELL n, m с соответствующими связями, позволяющую формировать также сигнал переноса. Линии синхронизации подключены к каждой ячейке и на фиг. 5 не показаны. Информационные входы a и b ячеек первого столбца являются входами для разрядов суммируемых чисел X_j и Y_j. Вторая однородная вычислительная среда 2.2 выполняет операцию (2⁵+X_j+2Y_j+1). На младшие 4 разряда первых информационных входов однородной вычислительной среды 2.2 с первых информационных выходов группы полных одноразрядных сумматоров 1 поступают значения X_j, вычисленные в соответствии с (8). На пятый разряд подается значение логической 1. Значения Y_j, вычисленные в соответствии с (9), со вторых информационных выходов группы полных одноразрядных сумматоров 1 поступают на вторые информационные входы однородной вычислительной среды 2.2 со сдвигом на один разряд в сторону старших, а на самый младший разряд подается сигнал логической 1. Информационные выходы Q₁ ячеек шестого столбца являются информационными выходами суммы S_j однородной вычислительной среды 2.2 для случая, когда S_j≥P_j. В качестве разрядов суммы S_j используются первые четыре разряда информационных выходов однородной вычислительной среды 2.2, а в качестве разряда переноса используется информационный выход шестого разряда. Сигнал переноса с выхода переноса однородной вычислительной среды 2.2 управляет работой мультиплексора 3. Если сигнал переноса равен нулю, то это означает, что (A_j+B_j)<P_j. B этом случае мультиплексор 3 коммутирует с первых информационных входов на свои выходы и далее на информационные выходы 8 устройства значение суммы (A_j+B_j) с информационных выходов первой однородной вычислительной среды 2.1. В случае, если сигнал переноса равен единице, то это означает, что (A_j+B_j)≥P_j. B этом случае мультиплексор 3 коммутирует со вторых информационных входов на свои выходы и далее на информационные выходы 8 устройства значение (A_j+B_j)-P_j с информационных выходов второй однородной вычислительной среды 2.2. Таким образом, на информационных выходах 8 устройства всегда будет сформировано корректное значение S_j в соответствии с (7).

Рассмотрим примеры работы устройства на конкретных значениях суммируемых чисел и модуля. В качестве первого примера рассмотрим случай, когда сумма входных чисел не превышает значения модуля. В качестве входных данных выберем для разрядности n=4 числа A=3₁₀ (0011₂), B=7₁₀ (0111₂) и модуль P=12₁₀ (1100₂, инверсный код 0011₂). Состояния элементов устройства при вычислении суммы для первого примера представлены в табл. 1-4.

Таблица 1 - Таблица состояний первой однородной вычислительной среды 2.1 Входы 1 2 3 4 5 6 Выходы 1 a₀ 1 0 0 0 0 0 s₀ 0 b₀ 1 0 0 0 0 0 2 a₁ 1 1 0 0 0 0 s₁ 1 b₁ 1 0 1 1 1 1 3 a₂ 0 1 0 0 0 0 s₂ 0 b₂ 1 1 0 0 0 0 4 a₃ 0 0 1 0 0 0 s₃ 1 b₃ 0 0 0 1 1 1

В первом столбце таблицы 1 числами 1÷4 обозначены номера строк, а в строке 1 числами 1÷6 обозначены номера столбцов первой однородной вычислительной среды 2.1. На пересечении соответствующей строки и столбца указан сигнал на соответствующем входе соответствующей ячейки. В последнем столбце приведены значения сигналов на выходах суммы ячеек шестого столбца. Значения сигналов приведены для одного набора данных для шести тактовых состояний.

Таблица 2 - Таблица состояний группы полных одноразрядных сумматоров 1 Входы Выходы A B P_i S P₀ 1.1 1 1 1 1 1 1.2 1 1 1 1 1 1.3 0 1 0 1 0 1.4 0 0 0 0 0

В первом столбце таблицы 2 обозначения 1.1÷1.4 указывают на номера сумматоров в группе полных одноразрядных сумматоров 1. Значения сигналов приведены для одного набора данных для первого такта.

Таблица 3 - Таблица состояний второй однородной вычислительной среды 2.2 Входы 1 2 3 4 5 6 Выходы 1 x₀ 1 0 0 0 0 0 s₀ 0 1 1 0 0 0 0 0 2 x₁ 1 1 0 0 0 0 s₁ 1 y₀ 1 0 1 1 1 1 3 x₂ 1 1 0 0 0 0 s₂ 1 y₁ 1 0 1 1 1 1 4 x₃ 0 1 0 0 0 0 s₃ 1 y₂ 0 0 1 1 1 1 5 1 1 0 0 0 0 0 - 1 y₃ 0 1 1 1 1 1 6 - 0 0 0 0 0 0 s₅ 0 - 0 0 0 0 0 0

Структура таблицы 3 аналогична структуре таблице 1.

Таблица 4 - Таблица состояний мультиплексора 3 Входы Выходы A B S 1 разряд 0 0 0 2 разряд 1 1 1 3 разряд 0 1 0 4 разряд 1 1 1

В таблице 4 приведены значения сигналов на информационных входах и на информационных выходах мультиплексора 3 на шестом такте. На управляющий вход мультиплексора в соответствии с таблицей 3 поступает сигнал s₅=0. В результате на информационные выходы 8 устройства на шестом такте поступает число 1010₂=10₁₀. Непосредственной проверкой устанавливаем 3+710 mod 12.

В качестве второго примера рассмотрим случай, когда сумма входных чисел превышает значение модуля. В качестве входных данных выберем для разрядности n=4 числа A=8 (1000)₂, B=9 (1001)₂ и модуль P=12₁₀ (1100₂, инверсный код 0011₂). Состояния элементов устройства при вычислении суммы для второго примера представлены в табл. 5-9.

Таблица 5 - Таблица состояний первой однородной вычислительной среды 2.1 Входы 1 2 3 4 5 6 Выходы 1 a₀ 0 0 0 0 0 0 s₀ 1 b₀ 1 1 1 1 1 1 2 a₁ 0 0 0 0 0 0 s₁ 0 b₁ 0 0 0 0 0 0 3 a₂ 0 0 0 0 0 0 s₂ 0 b₂ 0 0 0 0 0 0 4 a₃ 1 0 0 0 0 0 s₃ 0 b₃ 1 0 0 0 0 0

В первом столбце таблицы 5 числами 1÷4 обозначены номера строк, а в строке 1 числами 1÷6 обозначены номера столбцов первой однородной вычислительной среды 2.1. На пересечении соответствующей строки и столбца указан сигнал на соответствующем входе соответствующей ячейки. В последнем столбце приведены значения сигналов на выходах суммы ячеек шестого столбца. Значения сигналов приведены для одного набора данных для шести тактовых состояний.

Таблица 6 - Таблица состояний группы полных одноразрядных сумматоров 1 Входы Выходы A B P_i S P₀ 1.1 0 1 1 0 1 1.2 0 0 1 1 0 1.3 0 0 0 0 0 1.4 1 1 0 0 1

В первом столбце таблицы 6 обозначения 1.1÷1.4 указывают на номера сумматоров в группе полных одноразрядных сумматоров 1. Значения сигналов приведены для одного набора данных для первого такта.

Таблица 7 - Таблица состояний второй однородной вычислительной среды 2.2 Входы 1 2 3 4 5 6 Выходы 1 x₀ 0 0 0 0 0 0 s₀ 1 1 1 1 1 1 1 1 2 x₁ 1 0 0 0 0 0 s₁ 0 y₀ 1 0 0 0 0 0 3 x₂ 0 1 0 0 0 0 s₂ 1 y₁ 0 0 1 1 1 1 4 x₃ 0 0 0 0 0 0 s₃ 0 y₂ 0 0 0 0 0 0 5 1 1 0 0 0 0 0 - - y₃ 1 0 0 0 0 0 6 - 0 1 0 0 0 0 s₅ 1 - 0 0 1 1 1 1

Структура таблицы 7 аналогична структуре таблице 5.

Таблица 8 - Таблица состояний мультиплексора 3 Входы Выходы A B S 1 разряд 1 1 1 2 разряд 0 0 0 3 разряд 0 1 1 4 разряд 0 0 0

В таблице 8 приведены значения сигналов на информационных входах и на информационных выходах мультиплексора 3 на шестом такте. На управляющий вход мультиплексора 3 в соответствии с таблицей 7 поступает сигнал s₅=1. В результате на информационные выходы 8 устройства на шестом такте поступает число 0101₂=5₁₀. Непосредственной проверкой устанавливаем 8+95 mod 12.

Изобретение позволяет выполнять операции конвейерного суммирования чисел по любым модулям, а не только по модулям простых чисел, кроме того, изобретение позволяет оперативно для каждой пары чисел задавать свой модуль, не требуя при этом дополнительных операций по предварительной настройке, что расширяет функциональные возможности устройства при конвейерной обработке информации.

Источники информации.

1. Патент на изобретение RU 2310223 С1. МПК G06F 7/72 (2006.01). Однородная вычислительная структура для выполнения операций по заданному модулю. Опубликован 10.11.2007. Бюл. №31.

2. Патент на изобретение RU 2477513 С1. МПК G06F 7/72 (2006.01). Ячейка однородной вычислительной среды, однородная вычислительная среда и устройство для конвейерных арифметических вычислений по заданному модулю. Опубликован 10.03.2013. Бюл. №7.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах конвейерного типа для построения однородных вычислительных сред, а также в устройствах цифровой обработки сигналов и в криптографических приложениях. Техническим результатом является реализация суммирования чисел по произвольному модулю. Устройство содержит группу полных одноразрядных сумматоров, первую однородную вычислительную среду разрядности n, где n - разрядность обрабатываемых чисел, вторую однородную вычислительную среду разрядности (n+1), мультиплексор разрядности n, первые, вторые и третьи информационные входы, тактовый вход и информационные выходы с соответствующими связями. 5 ил., 8 табл.

Устройство для конвейерного суммирования чисел по произвольному модулю, содержащее первую однородную вычислительную среду разрядности n, где n – разрядность обрабатываемых чисел, первые, вторые и третьи информационные входы, информационные выходы и тактовый вход, который соединен со входом синхронизации первой однородной вычислительной среды, отличающееся тем, что в него введены вторая однородная вычислительная среда разрядности (n+1), группа полных одноразрядных сумматоров и мультиплексор разрядности n, причем первые информационные входы устройства соединены с первыми информационными входами первой однородной вычислительной среды и с первыми информационными входами группы полных одноразрядных сумматоров, вторые информационные входы устройства соединены со вторыми информационными входами первой однородной вычислительной среды и со вторыми информационными входами группы полных одноразрядных сумматоров, третьи информационные входы устройства соединены с третьими информационными входами группы полных одноразрядных сумматоров, первые информационные выходы которой соединены с младшими n разрядами первых информационных входов второй однородной вычислительной среды, вторые информационные выходы соединены со вторыми информационными входами второй однородной вычислительной среды со сдвигом на один разряд в сторону старшего, на (n+1)-й разряд первых информационных входов и на первый разряд вторых информационных входов второй вычислительной среды подается сигнал логической единицы, вход синхронизации второй однородной вычислительной среды соединен с тактовым входом устройства, младшие n разрядов информационных выходов соединены со вторыми информационными входами мультиплексора, а выход разряда переноса соединен с управляющим входом мультиплексора, первые информационные входы которого соединены с информационными выходами первой однородной вычислительной среды, а выходы соединены с информационными выходами устройства.