Многоканальное устройство для управления очередностью в системе обмена информацией Советский патент 1984 года по МПК G06F9/50 

вые выходы всех регистроБ сдвига группы последнего канала соединены соответственно с входами выходного регистра, выход элемента ИЛИ каждого канала соединен с пятым входом дешифратора предыдущего канала и соответствующим номеру канала входом элемента ИЛИ -НЕ, выход которого соединен с пятым входом дешифратора последнего канала и первым входом группы управляющих входов коммутаторов группы, к шестым входам дешифраторов всех каналов подключен . первый выход дешифратора, второй и третий выходы которого соединены соответственно с вторым и третьим входами группы управляющих входов коммутаторов группы, к четвертым входам группы управляющих входов коммутаторов группы под,. соединены соответствуюЕцие выходы входного регистра, управляющий вход дешифратора и тактовый вход

счетчика объединены и являются первым синхровходом устройства, вторым синхровходом которого является единичный вход триггера, нулевой вход которого и единичный выход соединены соответственно с выходом переполнения и вхОДойЧ установки в нуль счетчика, группа выходов которого подсоединена соответственно к входам дешифратора, первый выход которого соединен с первыми входами элементов И группы, выходы которых соединены с соответствующймй входами группы управляющих входов, коммутаторов группы, вторые входы элементов И группы подсоединены к соответствующим выходам регистра управления, два последних выхода которого подключены к вторым входам соответственно первого и второго элеме нт ов И.

МНОГОКАНАЛЬНОЕ УСТРОЙСТВО . ДЛЯ УПРАВЛЕНИЯ ОЧЕРЕДНОСТЬЮ В СИСТЕМЕ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее триггер, группу элементов И, два элемента И, входной и выходной регистры, каналы, каждый из которых содержит группу регистров сдвига, элемент ИЛИ и схему сравнения, причем группа информационных входов устройства соединена с группой входов входного регистра, группа выходов входного регистра соединена с первыми группами входов схем сравнения каналов, группа выходов выходного регистра является группой выходов устройства, отличающееся тем, что, с целью повьашения- быстродействия, в него введена группа коммутаторов, управляющий регистр, счетчик, дешифратор, элемент ИЛИ-НЕ, а в каждый канал введен дешифратор, промежуточный регистр и регистр хранения результатов сравнения, причем группа входов управляющего регистра является группой входов режима устройсттва, в каждом регистре сдвига группы первые и вторые информационные входы соединены между собой, группа информационных входов одноименных регистров сдвига группы каждого канала соединена с группой выходов одног именного коммутатора группы, первая группа входов каждого коммутатора группы соединена с группами выходов одноименного регистра сдвига группы каждого канала, в каждом канале первый выход каждого регистра сдвига группы подключен к третьему информационному входу того же регистра и к соответствующему входу промежуточного регистра своего канала, вход управления записью которого соединен с входом управления сдвигом каждого регистра сдвига группы своего канала и с первым выходом дешифратора своего канала, второй выход дешифратора каждого канала соединен с входом управления записью каждого регистра сдвига группы своего канала, выходы промежуточного регистра канала подключены к второй груп- g пе входов схемы сравнения своего ка О) нала,выход соторой соединен с информационным входом регистра хранения результатов сравнения всего канала, вход управления сдвигом которого соединен с третьим выходом дешифратора s своего канала, в каждом канале,кроме р последнего, группа выходов регистра хранения результатов сравнения соединена с группой входов элемента ИЛИ, с группой входов дешифратора канала и с одноименной группой информационных входов каждого коммутатора группы, первый и второй выходы регистра хранения результатов сравнения последнего канала соединены с первыми вхоО9 дами соответственно первого и второго элементов И,первый и второй входы элемента ИЛИ последнего канала соединены с выходами соответственно первого и второго элементов И и с первым и вторым входами соответствующей группы информационных входов каждого коммутатора группы, третий и четвертый входы этой группы входов которого соединены соответственно с третьим и четвертым входами элемента ИЛИ, дешифратора канала, третьим и четвертым I выходами регистра хранения результа|тов сравнения последнего канала, пер

Изобретение относится к вычислительной технике и предназначено для управления очередностью в системе обмена информацией в виртуальной памяти мультипроцессорных систем.

Известны устройства для управления очередностью в системе обмена для двухуровневых систем памяти, внешним запоминающим устройством и оператив ным запоминающим устройством, реализующие стратегию наиболее давно используемого модуля TI. .

Однако эти устройства порождают значительную интенсивность обменов между уровнями и имеют низкое быстродействие.

Наиболее близким по технической сущности к изобретению является многоканальное устройство для управления очередностью в системе обмена информацией, содержащее каналы, первую, вторую и третью группы элементов И, первый, второй, третий элементы И, триггер, входной и выходной регистры

Недостатком этого устройства является низкое быстродействие, обусловленное последовательной организацией записи в регистры сдвига каналов.

Цель изобретения - увеличение быстродействия устройства.

Поставленная цель достигается тем, что, в многоканальное устройство для управления очередностью в системе обмена информации, содержащее триггер, группу элементов И, два элемента И, входной и выходной регистры, .каналы, каждый из которых содержит группу регистров сдвига, элемент или

и схему сравнения, причем группа информационных входов устройства соединена с группой входов входного регистра, группа выходов входного регистра соединена с первыми группами входов схем сравнения каналов, группа выходов выходного регистра является группой выходов устройства, введены группа коммутаторов, управляющий регистр, счетчик, дешифратор, элемент ИЛИ-НВ, а в каждый канал введен дешифратор, промежуточный регистр и регистр хранения результатов сравнения, причем группа входов управляющего регистра является группой ВХОДОЕ режима устройства, в каждом регистре сдвига группы первые и вторые информационные входы соединены между собой, группа информационных входов одноименных регистров сдвига группы каждого канала соединена с группой выходов одноименного коммутатора группы, первая группа входов каждого коммутатора группы соединена с груп-/ пами выходов одноименного регистра сдвига группы каждого канала, в каждом канале первый выход каждого регистра сдвига группы подключен к третьему информационному входу того же регистра и к соответствующему входу промежуточного регистра своего канала, вход управления записью которого соединен с входом управления сдвигом каждого регистра сдвига группы своего канала и с первым выходом дешифратора своего канала, второй вход дешифратора каждого канала соединен с входом управления записью каждого регистра сдвига группы своего канала, выходы промежуточного регистра ка,нала подключены к второй группе вхо дов схемы сравнения своего канала, . выход которой соединен с информационным входом регистра хранения результатов сравнения своего канала, вход управления сдвигом которого соединен с третьим выходом дешифратора своего канала,в каждом канале, кроме последнего,группа выходов регистра хранения результатов сравн ния соединена с группой входов элеме та ИЛИ, с группой входов дешифратора канала и с одноименной группой инфор мационных входов каждого коммутатора группы, первый и второй выходы регистра хранения результатов сравнения последнего канала соединены с первыми входами соответственно перво го и второго элементов И, первый и второй входы элемента ИЛИ последнего канала соединены с выходами соответственно первого и второго элементов И и с первым и вторым входами соответствующей группы информационных входов каждого коммут.атора группы, третий и четвертый входы этой группы входов которого соединены соответственно с третьим и четвертым входами, элемента ИЛИ, дешифратора канала, третьим и четвертым выходами регистра хранения результатов сравнения последнего канала, первые выхо ды всех регистров сдвига группы пос леднего канала соединены соответственно с входами выходного регистра, выход элемента ИЛИ каждого канала соединен с пятым входом дешифратора предыдущего канала и соответствуют щим номеру канала входом элемента ИЛИ-НЕ, выход которого соединен с пятым входом дешифратора последнего канала и первым входом группы управ ляющих входов коммутаторов группы, к шестым входам дешифраторов всех каналов подключен первый выход дешифратора, второй и третий выходы которого соединены соответственно с вторым и третьим входами группы управляющих входов коммутаторов группы, к четвертым входам группы управляющих входов коммутаторов гру пы подсоединены соответствующие выходы входного регистра, управляющий вход дешифратора и тактовый вход счетчика объединены и являются первы синхровходом устройства, вторым синхровходом которого является единичный вход триггера, нулевой вход которого и единичный вых-од соединены соответственно с выходом переполнения и входом установки в нуль счетчи ка, группа выходов которого подсоеди нена соответственно к входам дешифратора, первый выход которого соединен с первыми входами элементов И группы, выходы которых соединены с соответствующими входами группы управляющих входов коммутаторов группы, вторые входы элементов И группы, подсоединены к соответствующим выходам регистра управления, два посг ледних выхода которого подключены к вторым входам соответственно первого и второго элементов И. На чертеже приведена структурная схема предлагаемого устройства. Устройство содержит каналы Ij, регистры 2 - 2зп сдвига, промежуточные регистры Bj ,схемы 4 - 4 сравнения, регистры 5 хранения результатов сравнения, элементы ИЛИ 6j каналов, дешифраторы 7 - 7j каналов, элемент ИЛИ-НЕ 8, выходной, регистр 9, коммутаторы , входной регистр 11, управляющий регистр 12, группа элементов И , триггер 14; счетчик 15, дешифратор 16 устройства, элементы И 17 и 18, выход 19 устройства, синхровходы 20 и 21 устройства, группа входов 22 режима устройства, группа информационных входов 23 устройства. Устройство работает следующим образом. При обращении к управляющемуТЗлову, записанному в подмножестве М , оно переписывается в первую позицию подмножества более старшего приоритета, чем подмножество М. При обращении к управляющему слову подмножества м, оно записывается в первую позицию этого же подмножества. При обращении к управляющему слову, за. писанную в первую позицию подмноже-;. ства м, сдвига информации не производится. При обращении к новому управляющему слову, записанному в верхнюю или следующую за ней позиции подмножества Mj, сдвига также не происходит . Если управляющее слово, находящееся в регистре 11, не соответствует содержимому ни одной из позиций подмножеств, т.е.. отсутствует в регистрах 2 - 2j, сдвига, оно записывается в верхнюю позицию подмножества Мз, а управляющее слово из нижней позиции этого подмножества выводится в выходной регистр 9. f Управляющие слова соответствуют физическим адресам страниц ОЗУ, записываются в позиции подмножеств, т.е. для записи слова выделяется совокупность одноименных разрядов регистров 2, - 2j сдвига. Например, первая позиция канала 1 записана в первых разрядах регистров 2 - 2 сдвига. Пусть в ходе вычислительного процесса произошло обращение к управляющему слову, записанному в четвертых разрядах регистров 2, - 2j сдвига. Это означает, что управляющее слово запишется во входной регистр 11 по группе входов 23, а с

его выхода поступит на первые группы входов схем 4j сравнения. Синхроимпульс 21, сопровождающий появление нового управляющего слова на входах 23, откроет триггер 14 единичный сигнал с выхода которого запустит двоичный счетчик 15. Импульсы с выхода счетчика 15 поступят на входы дешифратора 16. Четыре тактовьхгх импульса с его выходов через дешифраторы 7 поступят на входы управления сдвигом регистров 2 - 2 сдвига и входы управления записью промежуточных регистров 3j. Тактовые импульсы с выходов дешифраторов 7 каналов поступят на входы управления сдвигом регистров 5 - Sj хранения результатов сравнения. Таким образом, по каждому тактовому импульсу будет производиться сдвиг на один разряд регистров 2 - 2зг, сдвига и перезапись слова с четвертых выходов регистров сдвига в промежуточный регистр 3 - Зз. По инвертированному тактовому импульсу производится запись результатов сравнения содержимого промежуточного регистра на каждом такте с содержимым входного регистра 11с выхода схем 4 - 4 сравнения в регистры 5j хранения результатов сравнения. По цепочке элементов 16, 132 входы управления коммутаторов 10 будет подаваться уровень логического, нуля, который пропустит на первые информационные входы регистров сдвига информацию с четверт го входа этого же регистра, т.е. произойдет закольцовывание регистро 2 2 сдвига. При этом все слова, записанные в регистрах 2 сдвига, последовательно поступят через промежуточные регистры 3 на вторые входы схем 4 - 4 сравнения. Таким образом произведется параллельное.поразрядное сравнение, результаты которого занесутся в регистры хранения результатов 5., - 5j сравнения, запись в которые производится в режиме сдвига. За четыре такта произведется сравнение содержимого входного регистра с содержимым всех- позиций подмножеств, результаты которого будут занесены в регистры хранения результатов 5 сравнения. В четвертом разряде реги,стра Sj будет записана логическая е|Диница, которая переведет выход элемента ИЛИ 63 в единицу. Это означает, что в канале 1 находится искомое слово. Пятый тактовый импульс через элементы И 13 поступит на входы коммутаторов 10, пропустит на выход информацию с четвертого выхода регистров 2 - 22„. По пятому тактовому импульсу и единице «а пятом входе дешифратор. 7 вырабатывает импульс сдвига в регистры 1-т 1п сдвига, на входы управления . сдвигом которых поступит информация с четвертого выхода регистров 2 сдвига. Дешифратор 7 выработает 5 по пятому тактовому импульсу сигнал на вход управления сдвигом регистров 21 2 2„ сдвига по которому информация из четвертых разрядов регистров сдвига 2 - первого канала

10 перепишется в первый разряд регистров 22 - 2 сдвига, а остальные разряды сдвинутся на один.

Если слово находится во второй или третьей позиции регистров сдви5 га канала, перемещение информации из позиций производится в режиме записи в регистры 22 -. 22, сдвига. По пятому синхроимпульсу дешифратор соответствующего канала вырабатывает

0 импульс на вход управления записью регистров 2.,., - 2зп сдвига.

При поступлении на входы регистра 11 управляющего слова, отсутствующего во всех позициях регистров

5 2 - 2 3f, , ни в одной позиции регистров 5 не будет записана единица, 1а следовательно, ни один из элементов ИЛИ б не выработает.на выходе сигнал логической единицы, и на выходе элемента ИЛИ-НЕ 8 появится ло гическая единица, которая поступит на вход дешифратора 7 третьего канала. По пятому тактовому импульсу дешифратор 7j третьего канала вырабатывает импульс на вход управления

5 сдвига в регистры 2j, - 2 сдвига. На информационный вход регистров 2j, - 2j сдвига поступит от коммутаторов управляющее слово, записанное во входном регистре. Таким образом

0 произойдет запись нового управляющего слова в первые разряды регистров 2j - 2j и сдвиг последующих разрядов этих регистров на единицу ..-5 Если выбрано слово из первой позиции третьего канала, то единица с первого выхода регистра 5j хранетния результатов сравнения поступит на вход элемента И 17, на второй вход которого поступит уровень логического нуля от регистра 12 управления. На выходе элемента И 18 будет уровень логического нуля, который, поступая на вход дешифратора 7j , запретит выработку импульса на вход

5 управления сдвигом в регистры 2 2j по пятому тактовому импульсу. Логический нуль с выхода элемента ИЛИ 6 запретит выработку импульса на вход управления записью в регистры 22i 0 22 сдвига по пятому тактовому ипульсу. Таким образом перезапись информации будет запрещена.

В зависимости от содержимого пер5 вого или второго разрядов регистра