Устройство для сравнивания чисел Советский патент 1986 года по МПК G06F7/02 

Изобретение относится к автоматик и вычислительной технике и может быт использовано в устройствах автоматического контроля и управления, в .системах ЧПУ.

Цель изобретения - упрощение устройства и расширение области применения путем получения разности чисел с учетом поля допусков.

На чертеже приведена схема предла гаемого устройства для сравнения чисел.

Устройство содержит сумматор 1, элементы ИЛИ 2, элементы ИЛИ-НЕ 3, элементы НЕ 4, D-триггер 5, элементы И 6 и 7, элемент НЕ 8, элемент 9 задержки, выход 10 равенства устройства, выходы неравенства 11 и 12 уст- ройства вход 13 логической единицы вход 14 начальной установки устройства, входы 15 и 16 сравниваемых чисел соответственно, вход 17 поля допусков, информационные выходы 18 устройства.

Назначение элементов, входящих в устройство для сравнения чисел, следующее .

Сумматор 1 служит для вычисления разности чисел С Л-В, для определения знака разности С и для формиро вания исполнительного сигнала равенства сравниваемых чисел. С помощью элементов ИЛИ 2, ИПИ-НЕ 3 устанавливается заданное поле допуска. Элементы ИПИ-НЕ 3, НЕ 4 организуют об- ратный код числа В, подаваемый на входы сумматора. D -триггер 5 выраба тьгоает сигнал Равно, а элементы И 6 и.7 - сигналы Больше, Меньше, по сигналу разрешения. Элемент задержки 9 служит для задержки сигнала начальной установки устройства, поступающего на третьи входы элементов И 6 и 7, на , равное

УЧ /Ч .. II

г, « t-j t

где - время задержки элемента 9, на которое смещается положительный перепад сигнала разрешения,

/.

S

разряда сумматора;

1,- время срабатьшания D-триггера;

п - число разрядов сумматора. Задержка сигнала начальной установки устройства необходима для уст ранения ложных кратковременных сигналов Больше или Меньше на выходах элементов И 6 и 7 при равенстве сравниваемых нисел.

В исходном состоянии на входе 14 сигнала начальной установки присутствует нулевой уровень сигнала, который через элемент задержки 9 закрывает элементы И 6 и 7 и по R-входу удерживает триггер 5 в состоянии сброса. При этом единичный уровень

сигнала на его инверсном выходе подается на вторые входы элементов И 6 и 7. Таким образом, в исходном состоянии на выходах 10 - 12 устройства сигналы Равно, Больше, Меньше

отсутствуют.

Устройство работает следующим образом (два режима работы).

В первом режиме - сравнение чисел А и В на абсолютное равенство (с точностью до единицы младшего разряда). В этом случае на вход поля допусков 17 подается код 000-0, при этом на входы сумматора поступают прямой код А и обратный код числа &.

Если А Ь, то на выходе сумматора появляется код 111-1, а на выходе переноса старшего разряда Р,, сумматора - О. При подаче на вход переноса младшего разряда Р сумматора

сигнала начальной установки (сигналом начальной установки снимается сброс с Р-входа триггера 5), что равносильно прибавлению 1 к коду 111-1, 1 распространяется по цепи переноса сумматора и появляется на выходе Р, при этом результат суммы становится равным нулю. Таким образом, на выходе РП, сумматора образуется положительный перепад сигнала, который переводит D -триггер по входу С в состояние 1 (на D -входе триггера постоянно присутствует единичный уровень сигнала), при котором на прямом выходе триггера появляется сигнал Равно. Нулевой потенциал инверсного выхода триггера запирает элементы И 6 и 7, запрещая появление сигналов Больше, Меньше.

50

Если имеет место неравенство , то результат на выходе сумматора, в худшем случае при А Б +1, представлен кодом 000-0, а сигнал на выходе Р, сумматора равен 1. При появлении сигнала начальной установки 55 уровень сигнала на выходе Pj,,., не изменяется и D -триггер остается в исходном состоянии, при котором единичный уровень сигнала с его инверсного выхода открывает элементы И 6 и 7 по вторым входам. На первом входе элемента И 6 также 1, значит, с приходом задержанного сигнала начальной установки на третий вход элемента И 6, на его выходе появляется сигнал Больше. С выхода сумматора снимается результат разности С А -В .

Если имеет место неравенство , то код на выходе сумматора, в худшем случае при А В - 1, равен 011-1, а сигнал на выходе Р,, сумматора равен О, поэтому при появлении сигнала начальной установки на выходе сумматора код становится равным 111-Г, а выход переносаР не изменяет своего состояния. Триггер остается в исходном состоянии, а нулевой уровень сигнала с выхода Р сумматора через элемент НЕ 8 и элемент И 7 образует выходной сигнал Меньше.

Во втором режиме - сравнение чисел А и В с учетом поля допуска (с точностью до i-го разряда). Поле допусков на входах сумматора организуется следующим образом. Если необходимо произвести сравнение чисел с точностью до 2i- 1 единиц младшего разряда (,), то на младшие 1 входов 17 поля допусков подаются 1, при этом -на выходах i элементов ИЛИ 2 также 1, а на выходах 1 элементов ИЛИ-НЕ 3 - О, независимо от значений младших i разрядов сравниваемых чисел. На выходах сумматора i разрядов результата суммирования имеют значения 1 и при подаче на вход Рр сигнала начальной установки i -разрядов результата сложения переходит в О, а к (i+1)-My разряду результата суммирования добавляется единица переноса из i -го разряда. Такое построение схемы исключает из сравнения младшие j раз- рядов сравниваемых чисел. Сравнение производится с n-i разрядами чисел по первому варианту, так как сигнал начальных условий независимо от значений сравниваемых чисел всегда проходит на вход переноса ( разряда сумматора.

Таким образом, предлагаемое устройство позволяет производить точное или приближенное (в поле допуска л ) сравнение двух п-разрядных двоичных чисел, представленных параллельным кодом, вычислять точное или приближенное значение разности сравнивае

0

5

0

5

0

5

Q

5

мых чисел, а также формировать сигналы Равно, Больше, Меньше.

Формула изобретения

Устройство для сравнения чисел, содержащее сумматор, ;два элемента И, k элементов ИЛИ, где k - максималь-г ная разность допуски, ) элементов НЕ, причем выход переноса старшего разряда сумматора подключен непосредственно к первому входу первого элемента И и через элемент НЕ к первому входу второго элемента И, выходы элементов И являются выходами неравенства устройства, входы разрядов первого числа устройства с (k-fl)-ro по п -и подключены к входам первой группы сумматора с (k+D-ro по И-и соответственно, входы разрядов второго числа устройства с (k+1)-ro по h-й через элементы НЕ подключены к входам второй группы сумматора с (k+1)-ro по h-й соответственно, о т- личающееся тем, что, с целью упрощения устройства и расширения области применения за счет получения разности чисел с учетом поля допусков, оно содержит It элементов ИЛИ-НЕ, элемент задержки и О -триггер , прямой выход которого является выходом равенства устройства, инверсный выход соединен с вторыми .входами элементов И, синхронизирующий вход соединен с выходом переноса старшего разряда сумматора, ин- формационньм - с входом логической единицы устройства, а вход установки в нулевое состояние является входом начальной установки устройства и соединен с входом переноса младшего разряда сумматора и через элемент задержки - с третьими входами элементов И, первые входы элементов ИЖ и элементов ИЛИ-НЕ соединены с входами k младших разрядов соответственно первого и второго чисел устройства, вторые входы одноименных элементов ИЛИ и ИЛИ-НЕ объединены и подключены к входам допусков соответствующих разрядов устройства, выходы элементов ИЛИ подключены к соответствующим вхо-, дам первой группы сумматора, выходы элементов ИЛИ-НЕ подключены к соответствующим входам второй группы сумматора, выходы которого являются информационными выходами устройства.

r«

Изобретение относится к области автоматики и в ычислительной техники и может быть использовано в устройствах автоматического контроля и управления, в системах ЧПУ. Целью изобретения является упрощение устройства и расширение области применения за счет получения разности чисел с учетом поля допусков. Устройство содержит сумматор, элементы И, ИЛИ-НЕ, НЕ, задержки и D-триггер. Устройство позволяет производить точное или приближенное (в поле допуска л ) сравнение двух п-разрядных двоичных чисел, представленных параллельным кодом, вычислить точное или приближенное значение разности сравниваемых чисел, а также формировать сигналы Равно, Больше, Меньше. 1 ил. (Л С to to о 4ib ;о