Многоканальное устройство для временного разделения импульсных сигналов Советский патент 1986 года по МПК H03K5/19 

шины 1 и 12 соответственно. Импульсы, поступающие на шины 11 в произвольные моменты времени, вызывают последовательное появление иг-шульсов длительностью на соответствующих

I

Изобретение относится к импульсной, технике и может быть использовано в вычислительной технике при суммировании и вычитании независимых последовательностей.

Цель изобретения - расширение функциональных возможностей за счет увеличения числа разрешаемых сигналов.

На чертеже представлена блок-схема многоканального устройства для временного разделения импульсных сигналов.

Устройство содержит формирователи 1, входы которых являются входами устройства, а выходы подключены к S входам триггеров 2, выходами соединеннь х с первыми входами каналов обработки сигналов 3,линии 4 задержки, Каждьш канал 3 содержит п-1 последовательно соединенных управляющих блоков 5, каждый из ко- ,торых,, кроме последнего, состоит из п-входового элеме,нта И 6, первый вход которого соединен с одним из входов двухвходового элемента И 7,, другой вход которого подключен к выходу элемента ИЛИ 8, являющемся первым Выходом с управляющего блока 5 один из входов которого подключен к выходу элемента И 7, а другой - к выходу многовходового элемента PI 6 и через инвертор 9 - к одному из входов двухвходового элемента ИЛИ 10, другой вход которого является BTOpbiM входом Ь управляющего блока 5, выход элемента ИЛИ 10 является вторьш вь1ходом d управляющего блок 5, остальные п - 1 входы управляющего блока 5 являются его межканаль входами. Последний управляющий блок 5 состоит из п входового элеме та 16, выход, которого является вышинах 12. Максимально допустимая частота импульсов на шинах 11 п-ка- нального устройства равна (п1) , где п - число входных сигналов. 1 3.п. ф-лы 3 I ил.

0

5

0

5

0

ходом канала 3, соединенным одновременно через линию 4 задержки с входом триггера 2, а также со входом инвертора 9, выход которого является вторым выходом d последнего управляющего блока в канале.

Все вторые выходы d управляющих блоков 5, в каждом канале 3 подключены к п-1 мехсканальным входам соот- ветствуюидах управляющих блоков 5 остальных каналов 3, а первый выход с управляюш х блоков 5 в каждом ка- 3 соединен с входом в предыдущего блока 5 в канале 3. Кроме того, устройство содержит входные I и выходные 12 шииы.

Устройство работает следуюидам образом.

В отсутствие импульса на входных шинах устройства на выходах тригге- ров 2 установится потенциал О, элементы И 6 и 7 первых блоков 5 в каж-- дом кангше 3 оказываются закрытыми по первому входу а, поэтому на выходе с этих блоков 5 устанавливается потенциал О, а на втором выходе d - потенциал 1, Таким образом, элементы 6 всех первых блоков 5 в каналах окажутся открытыми по всем П--1 входам 5 кроме первого а . Им- пулъс на входе какого-либо канала 3 формируется по длительности формирователем Г до величины, достаточной для переключения триггера 2 и устанавливает этот триггер в состояние 1, при этом открывается элемент И 6 первого в канале 3 блока 5, его второй выход d принимает значение О и закрывает по одному из п-1 входов элемента И 6 первых блоков 5 всех других каналов 3. Кроме того, потенциал 1 с выхода элемента ШШ 8 открывает элемент И 7 блока 5 и

3-

образом состояние I выхода с блока 5 оказывается заблокированным относительно состояния всех вхо дор, кроме основного а , элемента И 6 блока 5.

Потенциал 1 с первого выхода с первого в- канале 3 блока 5 аналогичным образом передается на следующий в канале блок 5 и т.д., при этом состояние 1 выхода с блоков 5 пер дается на второй вход Ь блока 5 и на выход d через элемент ИЛИ 10, предыдущего в канале блока 5, что приводит к разблокировке состояния О, всех других блоков 5 с тем же порядковым номером в канале 3, что и предыдущий.

Таким образом, если последний пришедший на шины 11 устройства импульс достиг выхода какого-либо бл ка 5, то во всех каналах 3 блоки 5 меньшим, чем у этого, порядковыми номерами окажутся открытыми по всем п-1 входам элемента И 6, кроме первого входа. Потенциал I, появившись на выходе последнего в канале блока 5, подается на линию 4 задержки и через время f -сбрасывает триггер 2 своего канала 3 в состояние О, на шине 12 канала 3 при этом формируется импульс длительностью с Если до окончания импульса на выхо- де какого-либо канала 3 на вход другого канала 3 в свою очередь приходит импульс, то потенциал 1 доходит только до выхода предпоследнего блока 5 этого канала 3, а дальнейшее его прохохсдение блокируется закрытым элементом И 6 следующего блока 5 этого канала 3. Импульс, появившийся затем на входе третьего канала, доходит только до выхода тртьего от конца блока 5 и т.д. После окончания импульса на шине 12 канал 3 разблокируется элемент И 6 последних блоков 5 в остальных каналах 3, и потенциал 1 выходов всех других блоков 5 передаются на следующие в каналах 3 блоки 5. В случае, если импульсы появятся одновременно на двух и более шинах 11 устройства, откроется только один из первых в каналах 3 блоков 5, так как более чем один блок 5 с одним порядковым номером в каналах 3 не может быть открыт из-за взаимной блокировки по межканальным входетм блоков 5 с одинаковыми номерами. Далее, по мере рас

10

пространения сигнала, откроется один из вторых в каналах 3 блоков 5 и т.д.

Таким образом, импульсы, поступаю- 5 щие на шины 11 устройства в произвольные моменты времени, вызовут последовательное появление импульсов длительностью Ъ на соответствующих шинах 12 устройства.

Максимально допустимая частота импульсов на шинах 11 п-канального устройства при этом равна (п) , где п - число входных сигналов.

5

ормула изобретения

20

25

1, Многоканальное устройство для временного разделения импульсных сигналов, содержащее п-формирователей, входы которых подключены к входным шинам устройства, а выходы - к S-вхо- дам триггеров, выходы которых соединены с первыми входами каналов обра--: ботки сигналов, отличающееся тем, что, с целью расширения функциональных возможностей за счет увеличения числа разрешаемых сигналов, в него введены линии задержки, а каждый из п каналов обработки сиг- 30 налов содержит п- последовательно соединенных управляющих блоков, при этом в каждом канале обработки сигналов вьгход каждого последующего управляющего блока соединен с вторым вхо- 35 дом предыдущего, а выход последнего п1 управляющего блока в каждом канале обработки сигнала через соответствующую линию задержки соединен с R-входом триггера своего канала О обработки сигнала, при этом вторые выходы всех управляющих блоков в каждом канале обработки сигналов подключены к п-I межканальным входам соответствующих управляющих бло- 5 ков остальных п-1 каналов обработки сигналов.

2. Устройство по п,1, о т л и - чающееся ,т ем, что управ0 ляющие блоки каждого канала обработки сигналов, кроме последнего, содержат п-входовой элемент И, двух- входовой элемент И, первый и второй элементы ШШ и инвертор, причем пер5 вый вход п-входового элемента И соединен с одним из входов двухвходо- вого элемента И, другой вход которого подключен к выходу первого элемен$ 12337-7 6

та ИЛИ, являющемуся первым выходом выходом управляющего блока, осталь- управляющего блока, один из входовные п-1 входов управляющего блока которого подключен к выходу двух-являются его межканальными входами, входового элемента-И, а другой вход а последний управляющий блок содер- подключен к выходу п-входового эле-жит п-входовый элемент И, выход кото- мента И и через инвертор к одномурого является выходом канала обработ- из входов второго элемента ИЛИ, дру-ки сигналов и соединен с входом гой вход которого является вторыминвертора, выход которого является входом управляющего блока, выход вто-ю вторым выходом последнего управляю- рого элемента ИЛИ является вторымщего блока.

Изобретение может быть использовано в вычислительной и импульсной технике при суммировании и вычитании независимых импульсных после.г довательностей. Цель изобретения - расширение функциональных возможностей, достигается путем увеличения числа разрешаемых сигналов. Устройство содержит формирователи 1, триггеры 2, линии задержки 4, каналы 3 обработки сигналов, каждый из которых содержит последовательно соединенных управляю1Щ1х блоков 5, состоящих каждый, кроме последнего, из п-входового логического элемента (ЛЭ) И 6, ЛЭ И 7, ЛЭ ИЛИ 8 и 10, инвертора 9 на ЛЭ НЕ. Последний блок 5 выполнен на ЛЭ И 6 и инверторе 9. Устройство имеет входные и выходные с: (Л ю оо ОО to .IITUJ.. J