Устройство для редактирования алфавитно-цифровой информации на экране видеоконтрольного блока Советский патент 1986 года по МПК G06F3/153 

Изобретение относится к автоматике и вычислительной технике и мо- жет быть использовано в устройствах для редактирования алфавитно-цифровой информации на экране видеоконтрольных блоков.

Целью изобретения является повышение быстродействия и упрощение устройства.

На фиг.1 представлена блок-схе ма устройства для редактирования алфавитно-цифровой информации на экране видеоконтрольного блока; на фиг.2 - временная диаграмма тактовых импульсов последовательностей устройства.

Устройство для редактирования алфавитно-цифровой информации на экране видеоконтрольного блока 1 содержит генератор 2 синхроимпульсов, первый элемент И 3, регистр 4 кода режима редактирования,- коммутатор 5 направлений записи, регистр 6 кода символа, дешифратор 7 кода символа, первый блок 8 оперативной памяти, первый элемент ИЛИ 9, второй элемент И 10, второй элемент ИЛИ 11 первый триггер 12 (фиксации начала цикла редактирования), счетчик 13 адреса символа, дешифратор 14 адреса символа, блок 15 сравнения, счетчик 16 адреса метки, первый элемент И-НЕ 17, с третьего по седьмой элементы И 18-22, элемент ИЛИ-НЕ 23, с первого по третий блоки 24-26 постоянной памяти, второй и третий блоки 27,8 оперативной памяти, третий элемент ИЛИ 29, дешифратор 30 номера такта редактирования, второй триггер 31 (подготовительного такта цикла редактирования) , третий триггер 32 (циклов редактирования), регистр 33 текущего такта редактирования, шифратор 34, второй элемент И-НЕ 35, третий.выход 36 третьего блока 26 постоянной памяти, первый выход 37 генератора 2 синхроимпульсов, четвертый выход.38 генератора 2 синхроимпульсов, шестой выход 39 третьего блока 26 постоянной памяти, выход

40седьмого элемента И 22, выход

41шестого элемента И 21, выход 42 первого элемента И 3, выход 43 первого блока 8 оперативной памяти, вход 44 первой группы входов устройства, вход 45 второй группы входов устройства, выход 46 триггера 31, выход 47 первого элемента ИЖ 9, вход

54460,

48 первой группы входов устройства, вхой 49 второй группы входов устройства, вход 50 первой груплы входов устройства, второй выход 51 регистра

5 33, выход 52 второго элемента И 11, пятый выход 53 генератора 2 синхроимпульсов, выход 54 блока 15 сравнения, второй выход 55 триггера 32, выход 56 коммутатора 5, выход 57

О коммутатора 5, выход 58 второго элемента И 10, выход 59 триггера 12, выход 60 второго элемента И-НЕ 35, выходы 61 регистра 6, выход 62 регистра 4, первый выход 63 регистра

15 33, выход 64 второго блока 27 оперативной памяти, выход 64 второго блока 27 оперативной памяти, выход 65 шифратора 34, выход 66 первого блока 24 постоянной памяти, первый вы20 ход 67, второй выход 68 второго блока 25 постоянной памяти, выход 69 дешифратора 30, выход 70 третьего элемента ИЛИ 29, первый вькод 71 третьего блока 26 постоянной памяти,

третий выход 72 регистра 33, выход

73первого элемента И-НЕ 17, выход

74счетчика 13 постоянной памяти, четвертый выход 75 третьего блока 26 постоянной памяти, пятый выход

30 76 третьего блока 26 постоянной памяти, второй выход 77 генератора 2 синхроимпульсов, выход 78 счетчика 16, выход 79 дешифратора 14, четвертый выход 80 третьего блока 28

35 оперативной памяти, выход 81 дешифратора 7, третий выход 82 третьего блока 28 оперативной памяти, второй выход 83 третьего блока 28 оперативной памяти, выход 84 пятого элемента

40 И 20, цервый выход 85 блока 28 оперативной памяти, выход 86 четвертого элемента И 19, выход 87 третьего элемента И 18, третий выход 88 генератора 2 синхроимпульсов, второй выход

45 89 третьего блока 26 постоянной памя- ти, первый выход 90 триггера 32, выход 91 элемента ИЛИ-НЕ 23.

Генератор 2 представляет собой последовательно соединенные генера5 ;тор импульсов, счетчик импульсов и шифратор серий синхроимпульсов.

Серией синхроимпульсов (см. фиг.2) производится синхронизация занесения в регистры 4,6 информа-

55 ции, приходящей с выхода 43 блока 8 на вход коммутатора 5, а также от клавиатуры через вход 44 на второй вход коммутатора 5 и от ЭВМ через

вход 45 на вход коммутатора 5. Серией синхроимпульсов производится синхронизация сигналов изменения состояния счетчика 13, а также синхронизация занесения кода пробела в регистр 6. Серией синхроимпульсов Oj производится синхронизация изменения тактов редактирования, т.е. синхронизируется изменение состояния регистра 33 (с выхода 53 сигнал

проходит на третий вход регистра 33) а также синхронизируется занесение информации в триггер 31 (см. первый вход элемента 35 и третий вход триггера 31). Серией синхроимпульсов t поступающей с выхода 77, производится синхронизация работы блока 8. Коммутатор 5 предназначен для подключения к входам параллельного занесения регистра 4 и 6 информации с четырех направлений: с выхода 43 блока 8 от клавиатуры, от ЭВМ и кода пробела. Код пробела жестко запаян на входах одного из четырех направлений, на фиг.2 это направле- ние не показано. Управление коммутатором 5 осуществляется сигналами, поступившими с выхода 46 триггера 31 и с выхода 47 элемента Ш1И 9.

На экран видеоконтрольного блока

1кроме сигнала метки выводится содержимое блока 8. При этом информация из блока 8 оперативной памяти поступает в регистр 6. С выхода 61 регистра 6 эта информация поступает на первый вход блока 1. Код информации, поступивший на первый вход

блока 1, попадает на вход генератора символов (содержится в видеоконтрольном блоке 1), который преобразует параллельньш код на входе генератора

2символов в импульсную кодовую последовательность модулирующих импульсов, засвечивающих разворачиваемый на экране блока 1 в соответствии с телевизионным стандартом растр.

Блок 8 оперативной памяти содержит коды символов, отображаемые на экране видеоконтрольного блока 1.

Счетчики 13 и 16 являются ревер- сивными и строятся на элементах типа К155ИЕ7, Количество цепей управления счётчиками, т.е. количество разрядов выхода 73 (оно равно количеству логических элементов в эле- менте И-НЕ 17)и выхода 74 определяется количеством необходимых сигна юв управления этими счетчиками,

Блок 15 сравнения строится на элементах поразрядного сравнения, проинвертированные выходы которых объединены по И. Выходной сигнал узла 15 используется в качестве одного из признаков перехода (поступает на второй- вход4 лемента И 18) в качестве одного из сигналов запуска подготовительного такта редактирования (поступает на второй вход элемента И-НЕ 35, а также в блок 1 для формирования на экране и зобра- жения метки (сигнал поступает на второй вход видеоконтрольного блока 1).

Блок 24 постоянной памяти представляет собой ПЗУ кодов номеров микроопераций редактирования, блок 25 постоянной памяти - ПЗУ кодов номеров переходов, блок 26 - ПЗУ кодов микроопераций редактирования.

Информационным входом триггера 31 является его второй вход, а входом синхронизации - третий вход.

Сбрасываются триггеры 31 и 12 сигналом с выхода 51 регистра 33. Первым выходом регистра 33 яйляется выход первого разряда этого регистра.

Регистр 33 является сдвиговым регистром с возможностью параллельного занесения информации. Входом параллельного занесения является первый вход регистра 33, входом сдвига в первый разряд является второй вход регистра 33, входом синхронизирующих сигналов является третий вход регистра 33 и четвертый вход регистра 33 является управляющим входом.

Выход 36 блока 26 постоянной памяти предназначен для сигнала занесения кода пробела в регистр 6, выход 37 - для серии синхроимпульсов , i выход 38 - для серии синхроимпульсов i, j выход 39 - для сигнала занесения кода из блока 8 в регистр 6i выход 40 - для сигнала занесения кода с выхода коммутатора 5 в регистр 6 при выполнении команды занесения кода с выхода блоков 8 в регистр 6, выход 41 - для сигнала занесения кода с выхода коммутатора

5в регистр 6 при выполнении команды занесения кода пробела в регистр 6 выход 42 - для сигнала занесения кода с выхода коммутатора 5 в регист

6и регистр 4 при выполнении подготовительного такта редактирования; выход 43 представляет собой семиразрядную шину, по которой сигналы из блока 8 подаются на вход коммутатора 5j вход 44 - семиразрядную шину кода, подключенную к клавиатуре клавиш, по которой сигнал поступает с клавиатуры на вход коммутатора 5; выход 45 - семиразрядную шину кода режима редактирования, по которой сигналы поступают из электронной вычислительной машины на вход коммутатора 5; выход 46 предназначен для сигнала подготовительного такта редактированияi выход 47 - для сигнала управления коммутатором 5; вход 48 - для сигнала признака наличия кода режима pe-i дактирования на выходе 44; вход 49 - для сигнала запуска устройства редактирования из электронной вычислительной машины (ЭВМ); вход 50 - для сигнала запуска устройства редактирования с клавиатуры/ выход 51 - для сигнала сброса триггеров 12 и 13i выход 52 - для сигнала установки триггера 12; выход 53 - для серии синхроимпульсов с (см.фиг.2) J выход 54 - для сигнала признака равенства кодов в счетчиках 13 и 16; выход 55 - для сигнала блокировки запуска подготовительного такта редактирования во время прохождения цикла редактирования i выход 56 - для сигнала синхронизации занесения информации с выхода коммутатора 5 в регистр 6; выходы 56,57 представляют собой семиразрядную шину с выхода коммутатора 5; выход 58 предназначен для сигнала с выхода элемента 10 вькод 59 - для

сигнала запуска цикла редактирования;40 ла безусловного перехода) выход

выкод 60 - для сигнала синхронизации запуска цикла редактирования; выход 61 представляет собой семиразрядную выходную шину регистра 6; выход 62 - семиразрядную выходную шину регистра 4, выход 63 предназначен для сигнала сброса триггера 32; выход 64 представляет собой четырехразрядную выходную шину блока 27 адресов входных точек; выход 65 - трехразрядную выходную шину шифратора 34; выход 66 - пятиразрядную выходную шину кодов номеров микроопераций редактирования; выход 67 - четырехразрядную шину кода номера перехода , выход 68 - трехразрядную шину кода номера такта редактирования, в котором происходит переход} выход 69 - .восьми

разрядную выходную шину тактов пе- рех одов; выход 70 предназначен для сигнала управления параллельным занесением кода выхода 69 в регистр

5 33, выход 71 представляет собой шину для сигналов управления счетчиком 13, выход 72 - восьмиразрядную выходную шину регистра 33, выход 73 - шину для сигналов управления счет0 чиком 13 (просинхронизированных серий ь ); выход 74 - одиннадцатиразрядную шину кода адреса блока 8; выход 75 предназначен для сигнала управления чтением /записью из бло5 ка 8; выход 76 представляет собой шину управления счетчиком 16; выход 77 предназначен для сигнала синхронизации блока 8 о (см.фиг.2); выход 78 представляет собой одиннадцатиразрядную выходную шину счетчика 16, выход 79 - шестиразрядную вы- ХОДН5ТО шину дешифратора 14, выход 80 - шестиразрядную шину сигналов условных переходов по состоянию счетчика 13 выход 81 - пятиразрядную выходную шину дешифратора 7; выход 82 - пятиразрядную шину сигналов условных переходов по состоянию прочитанного из блока 8 кода; выход 83 предназначен для сигнала условного перехода по признаку равенства счетчиков 13 и 16; выход 84 представляет собой шестиразрядную шину сигналов перехода при наличии положительного значения одного из признаков состояния счетчика 13 и соответствующего значения сигнала условно о перехода по этому признаку, выход 85 предназначен для сигна0

5

86 представляет собой пятиразрядную шину сигналов перехода при наличии положительного значения одного из признаков состояния прочитанного из блока 8 кода и соответствующего значения сигнала условного перехода по этому признаку; выход 87 предназначен для сигнала перехода при наличии положительного значения признака равенств счетчиков 13 и 16 и положительного значения сигнала условного перехода по этому признаку, выход 88 представляет собой шину сигналов синхронизации для формирования изображения на экране видеоконтрольного блока 1 (цепи кадровой, строчной и символьной синхронизации) выход 89 предназначен для сигнала

. пр изнака Наличия кода символа для ввода в ЭВМ на выходе 61; выход 90 - для сигнала признака наличия цикла редактирования, выход 91 - для сиг- нала занесения информации в ре- гистр 6.

Устройство для редактирования алфавита цифровой информации на экране видеоконтрольного блока функционируе следующим образом.

Устройство для редактирования запускается сигналами, приходящими от клавиатуры по входу 50 и от ЭВМ по входу 49. Эти сигналы поступают на входы элемента 11. Сигналы с выхода элемента 11 устанавливают триггер 12 в состояние запоминания сигнала запуска редактирования.

Сигнал с выхода триггера 12 поступает на второй вход триггера 31. На третий вход триггера 31 поступает с выхода элемента 35 сигнал занесения информации. На входы логического элемента 35 поступают сигналы с выхода 54 блока 15 сравнения, со второ го выхода 55 триггера 32 и синхро- серия выхода 53 генератора 2. Второй выход триггера 32 является инверсным по отношению к прямому первому выходу триггера 32. Таким образом, триггер 31 установится по заднему фронту (т.е. по переходу из высокого состояния в низкое) импульса cj при отсутствии цикла редактирования и при равенстве содержимого счетчиков 13 и 16. Необходимо сказать, что счетчик 13 и счетчик 16 используются также в режиме вывода информации на экран блока 1. На экран блока 1 выводится содержимое блока 8. Поэтому содержимое счетчика 13 адреса блока 8 при отсутствии цикла редактирования постоянно изменяется по мере вывода содержимого блока 8 на экран. Участвуют в выводе информации на экран и некоторые другие элементы устройства редактирования (в частности коммутатор 5 и регистр 6), однако сигналы и элементы, которые управляют выводом на экран на фиг.1 не представлены как не имеющие отношения к работе устройства редактирования. Все эти сигналы (т.е. сигналы управления выводом информации на экран видеоконтрольного блока 1) блокируют ся при установке триггера 32 цикла редактирования.

Сигналом с выхода 46 триггера 31 устанавливается триггер 32, формируются соответствующие сигналы на четвертом и пятом управляющих входах коммутатора 5, подается сигнал на второй вход элемента И 3 для формирования сигнала занесения информации в регистры 6 и 4, а также подается сигнал на второй вход регистра 33. В следующем такте посл подготовительного по заднему фронту импульса серии сигнал с второго входа регистра 33 сдвигается в первый разряд регистра 33, при этом сбрасываются триггер 12 и триггер 31. За время подготовительного такт в регистр 4 заносится код режима редактирован ия, а в регистр 6 заносится код числа, которое необходимо занести в блок 8 для последующего вывода на экран блока 1. Информация в регистры 6 и 4 во время подготовительного такта редактирования поступает от клавиатуры по входу 44 или от ЭВМ по входу 45, необходимая для этого коммутация происходит под управлением двух сигналов по входам 46 и 48. Эти сигналы посредством злементов 10 и 9 формируют необходимые сигналы управления на четвертом и пятом входах коммутатора 5.

Далее работа устройства редактирования определяется кодом режима редактирования в регистре 4. Код режима редактирования попадает с выхода 62 на вход блока 27 оперативной памяти,содержащего адреса точек вхождения в микропрограммы обработки режимов редактирования. Четыре разряда кода с выхода 64 блока 22 образуют старшую часть адреса микрокоманд, входящих в микропрограмму обработки режима редактирования. Мпадщая часть адреса микрокоманд по тупает с щифратора 34, которьш преобразует унитарньш код с выхода 72 регистра 33 в двоично-восьмеричный код на выходе 65 шифратора 34. РСаж- дый следующий такт редактирования получается в результате сдвига единицы в регистре 33 из 1 1ладшего разряда в старший или путем параллельного занесения единицы с выхода 69 в один из разрядов регистра 33. В конце цикла редактирования сигналов с выхода 63 регистра 33 сбрасывается триггер 32, Третьим выходом

63 регистра 33 является выход из старшего восьмого .разряда регистра 33 MiiKponporpaMMbi обработки режимов редактирования хранятся в блоках 24-26 постоянной памяти, состоящих из ПЗУ для хранения кодов микроопераций редактирования и ПЗУ для хранения кодов номеров типов переходов и адресов переходов. ПЗУ для хранения кодов микроопераций редактирова- ния состоит из последовательно соединенных блока 24 и блока 26, Коды номеров типов переходов и адреса переходов хранятся в блоке 25 постоянной памяти.

Общее количество сигналов на выходах блок ов 26 и 25 за один такт Tj (см.фиг.2) соответствует одной микрокоманде. Каждый выход блока 26 соответствует элементарной операции, которую можно совершить за один такт Общее же количество выходов блока 26 постоянной памяти, определяющее микрооперацию, определяется количеством сигнальных выходов, необходимых для .формирования управляемых воздействий микропрограммы обработки режима редактирования на элементы устройства редактирования. В данном слу чае это счетчик 13, счетчик 16, блок 8, коммутатор 5 и т.д.

Использование дополнительно введенных блоков памяти, -триггеров отли чает предложенное устройство для редактирования алфавитно-цифровой информации на экране видеоконтрольного блока от прототипа, так как уменьшаются аппаратурные затраты на редак тирование алфавитно-цифровой информации,, причем аппаратурные затраты с увеличением числа режима редактирования растут медленнее, чем число режимов при одновременном увеличении быстродействия процедур редактирования. Более высокое быстродействие обеспечивается за счет меньшего количества операций переходов при обработке режимов редактирования, Мень- шее количество переходов получается потому, что режимы редактирования обрабатываются внутри одной микропрограммы, а не используются различные микропрограммы операций. Также в предлагаемом устройстве не требуется специальный регистр номера операции и дешифратор номера операции.

5

5 0 5

5

5

Формула изобретения

Устройство для редактирования алфавитно-цифровой информации на экране видеоконтрольного блока, содержащее генератор синхроимпульсов, первый выход которого подключен к первому входу элемента И, выход которого подключен к управляющему входу регистра кода режима редактирования, информационный вход которого подключен к выходу коммутатора направлений записи, подключенному к информационному входу регистра кода символа, выход которого является первым выходом устройства, подключенным к первому входу видеоконтрольного блока, к входу дешифратора кода символов и к первому входу первого блока оперативной памяти, выход которого подключен к первому входу коммутатора направлений записи, второй вход которого является одним из входов первой группы входов устройства, третий вход коммутатора направлений записи является одним из входов второй группы входов устройства, чет- вертьш вход коммутатора направлений записи подключен к выходу первого элемента ИЛИ, первый вход которого подключен к выходу второго элемента И, первый вход которого является одним из входов первой группы входов устройства, одним из входов второй группы входов уст15ойства является первый вход второго элемента ИЛИ, второй вход которого является одним из входов первой группы входов устройства, выход второго элемента ИЛИ подключен к первому входу первого триггера, второй выход генератора синхроимпульсов подключен к второму входу первого блока оперативной памяти, третий вход которого подключен к выходу счетчика адреса символов, подключенному к входу дешифратора адреса символов, к первому входу блока сравнения, второй вход которого подключен к выходу счетчика адреса, метки, выход блока сравнения подключен к второму входу видеоконтрольного блока, третий вход которого подключен к третьему выходу генератора синхроимпульсов, четвертый выход которого подключен к первому входу первого элемента И-НЕ, выход которого подключен к входу счетчика адреса символов, отличающееся тем, что, с целью ИОВЫшения быстродействия и упрощения устройства, оно содержит третий, четвертый, пятый, шестой и седьмой элементы И, элемент ИЛИ-НЕ, первый, второй, третий блоки постоянной па- мяти, второй и третий блоки оперативной памяти, третий элемент ИЛИ, дешифратор номера такта редактирования, второй и третий триггеры, регистр текущего такта редактирова- ния, шифратор и второй элемент И-НЕ, первый вход которого подключен к пятому выходу генератора синхроимпульсов, соединенному с первым входом регистра текущего такта редактиро- вания, выход второго элемента И-НЕ подключен к первом входу второго триггера, второй вход которого подключен к выходу первого триггера, выход второго триггера подключен к пятому входу коммутатора направлений записи, к вторым входам первого и второго элементов И, к второму входу регистра текущего такта редактирования и к первому входу третье- го триггера, первый выход которого

является вторым выходом устройства, второй выход третьего триггера подключен к второму входу второго элемента И-НЕ, второй вход третьего триггера подключен к первому выходу регистра текущего такта редактирования, второй выход которого подключен к второму входу первого тригге- ра и к третьему входу второго триг- гера, третий выход регистра текущего такта редактирования подключен к входу шифратора, третий вход регистра текущего такта редактирования подключен к выходу третьего элемента ИЛИ, первьй, второй и третий входы которого подключены соответственно к выходам третьего, четвертого и пятого элементов И, четвертый вход

третьего элемента ИЛИ подключен к первому выходу третьего блока оперативной памяти, первый вход третьего элемента И подключен к выходу блока сравнения, соединенному с третьим

.входом второго элемента И-НЕ,-первый вход четвертого элемента И подклю -чен к выходу дешифратора кода симво

g 10 15 20 25

5

Q

0

5

лов, первьй вход пятого элемента И подключен к выходу дешифратора адреса символов, вторые входы третьего, четвертого и пятого элементов И подключены соответственно к второму, третьему и четвертому выходам третьего блока оперативной памяти, вход которого подключен к первому выходу второго блока постоянной памяти, второй выход которого подключен к входу дешифратора номера такта редактирования, выход которого подключен к четвертому входу регистра текущего так- та редактирования, первый вход второго блока постоянной памят подключен к выходу шифратора, соединенному с первым входом первого блока пос- .тоянной памяти, вторые входы первого и второго блоков постоянной памяти подключены к выходу второго блока оперативной памяти, вход второго блока оперативной памяти подключен к.выходу регистра кода режимов редактирования, выход первого блока постоянной памяти подключен к входу третьего блока постоянной памяти, первый вькод которого подключен к входу первого элемента И-НЕ, второй выход третьего блока постоянной памяти является третьим выходом устройства, третий выход третьего блока постоянной памяти подключен к второму входу первого элемента ИЛИ и к первому входу шестого элемента И, четвертый выход третьего блока постоянной памяти подключен к четвертому входу первого блока оперативной памяти, выход третьего блока постоянной памяти подключен к входу счетчика адреса метки, шестой выход третьего блока постоянной памяти подключен к первому входу седьмого элемента И вторые входы шестого и седьмого элементов И подключены соответственно к четвертому и первому выходам генератора синхроимпульсов, выходы шее- того и седьмого элементов И подключены соответственно к первому и втс- рому входам элементов Ш1И-НЕ, третий вход которого подключен к выходу первого элемента И, выход элемента ИПИ-НЕ подключен к управляющему входу регистра кода символа.

««,«. SO от: Kffolua- туры

В i, 99,90 к

Put.l

Изобретение относится к области автоматики и бычислительной техники и может быть использовано в устройствах для редактирования алфавитно- цифровой информации на экране видеоконтрольных блоков. Цель изобретения- повышение быстродействия и упрощение устройства, которая достигается введением третьего, четвертого, пятого, шестого и седьмого элементов И, элемента ИЛИ-НЕ, трех блоков постоянной памяти, второго и третьего блоков оперативной памяти, третьего элемента ИЛИ, дешифратора номера такта редактирования, второго и третьего триггеров, регистра текущего такта редактирования, шифратора и второго элемента И-НЕ и функциональных связей. 2 ил. с е (Л N3 СП 4 О)

Редактор Н. Слободяник

Составитель Л. Абросимов

Техред Л.Сердюкова Корректор Л. Патай

Заказ 4721/52Тираж 671Подписное

ВНШ1ПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Vut.2