Устройство управления для процессора быстрого преобразования Фурье Советский патент 1986 года по МПК G06F17/14 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для решения задач спектрально-корреляционной обработки последовательностей действительных и комплексных выборок. Целью изобретения является расширение функциональных возможностей за счет определения преобразования Фурье действительных и комплексных последовательностей. На фиг. 1 представлена функциональ ная схема предлагаемого устройства управления для процессора быстрого преобразования Фурье (БПФ), для действительных и комплексных массивов данных, на фиг, 2 - схема узла блокировки . Устройство (|1)иг. 1) сокержит узел элементов И 1, регистр 2 итераций, счетчик 3, триггбиЬ1 4 и 5, узел 6 синхронизации, узел 7 формирования инверсного кода, элемент И 8,узел 9 -блокировки, вычитатели 10 и 11, кольцевые ре.гистры 12 и 13 сдвига, комму татор 14. элементы И 15-17, коммутаторы 18-20.. Узел 9 блокировки (фиг, 2) содержит элементы И-НЕ 21 и 22, элемен ты И , сумматоры 29-31 по модулю два, элемент НЕ 32, элемент ИЛИ 33, триггер 34, элемент ЙПИ-НЕ 35. Устройство работает следующим образом. В случае обработки действительных последовательностей на вход И 1 пост пает сигнал О, открывающий элемент И 8 и 16 и закрывающий элемент И 16 На. в.ыходе элемента И 15 устанавливается логический потен1Ц-1ал О, который блокирует элемент I-i 17 и управля ет кoм : yтaтopaмIl 18-20 так, что на их выходах ПОЯВЛЯЮТС.Я сигналы с первых входов. В такое же состояние устанавливается и коммутатор 14, На пр}{мых выходах триггеров 4 и 5 устанавливается потенциал О, а на выхода.к разрядов счетчика 3 и регист ра 2 итераций - тггкже потенпиа.гг О 13ыход.ы триггера 4 являются выходами устройства и определяют режим :1аботы для блоков оперативной памяти проце сора (О - считывание, 1 - запис Серия тактовых импул.ьсов с перво выхода уз.па 6 синхронизации поступа на счетный вход триггера 5 т; фо15миру ет выходах разрядов счетчика 3 н прямом выходе триггера 5 мсходный двоичный код, преобразуемый вычитателями 10 и 11 и кольцевыми регистрами 12 и 13 сдвига в адресньш код обращения к блокам оперативной памяти процессора. На первом и пятом выходах устройства формируются коды адресов, а на третьем и шестом выходах - сигналы управления записью - считыванием операндов для блоков оперативной памяти процессора. На втором выходе устройства формируются коды адресов экспоненциальных коэффициентов W, считываемых из блока постоянной памяти процессора. Б случае обработки одной комплексной последовательности данных на вход И 1 процессора поступает сигнал 1, KOTOpbDi блокирует элементы И 8 и 16 и открывает элемен-/ И 15. Первые п+1 итераций вычисле 1ия БПФ происходят аналогично случаю обработки 4 действительных массивов. При этом узел 6 синхронизации генер рует серию импульсов, поступающих на тактовый вход триггера 5, на выходе которого, а также па выходах разрядного счетчика формируется исходный код адреса обра цения к блокам оперативной памяти процессора. Данное адресное слово через узел 7 формирования инверсного кода поступает на входы элемента И 16 вычитателей 10 и 115 преобразуется по сигналам уп-равления с прямого и инверсного выходов триггера 4 и заносится в кольцевые регистры 12 и 13 сдвига., режимом .работы которых управляет узел 9 блокировки. Сигналы с выходов разрядов кольцевого регистра 12 сдвига и через коммутатор 19 кольце зого регистра 13 сдвига поступают на адрес1 ые входы блоков оперативной памяти процессора и задают порядок записи и счи7ывания операндов. Признаком перехода к вычислению последующей итерации БПФ служит сргнал переполнения счетчика 3, поступающий на тактовьп вход (п+1)-разрядного регистра 2 итераций,по которому происходит з;1пись 1 в старший разряд регистра 2 итераций при сдвиге хранимой информации в сторону младших разрядов. Сигналы с вьходов разрядов регистра 2 итераций либо бл1окируют, либо разрешают прохождение -исходного кода с вькодов разрядов счетчика 3 через узел элементов И 1 на адресный вход блока постоянной памяти процессора. По окончании (п+ +1)-й итерации сигналом переполнения счетчика 3 в младший разряд регистра итераций 2 записывается 1 из второ го разряда регистра. Этот логический потенциал через элемент И 15 поступает на управляю1цие входы коммутаторов 18-20, управляющий вход коммутатора 14 переводит их в такое состояние, при котором на выходы коммутато ров проходят сигналы с вторых входов Кроме того, элемент И 17 открывается и пропускает на вход младшего разряда адреса блока оперативной памяти процессора сигнал с выхода триг гера 4, причем триггер 5 генерирует сигналы управления (записью-считыванием) блоков оперативной памяти процессора через узел 9 блокировки (при этом запрещается запись в блоки oneративной памяти. Таким образом, осуществляется последняя, (п+2)-я итера ция БПФ. Формула изобретения Устройство управления для процессора быстрого преобразования Фурье, содержащее узел синхронизации, первь и второй триггеры, счетчик, регистр итераций, узел элементов И, узел фор мирования инверсного кода, первый эл мент И, первый и второй вычитатели, первый и второй кольцевые регистры сдвига и узел блокировки, причем пер вый выход узла синхронизации подключен к счетному входу первого триггера, прямой выход которого подключен к счетному входу второго триггера, параллельный выход счетчика подключен к первому информационному входу узла элементов И и информационному входу узла формирования инверсного кода,выход переполнения счетчика под1ключен к входу управления сдвигом pe гистра итераций, параллельньй выход .которого подключен к второму информа ционному входу узла элементов И, выход первого разряда регистра итераци подключен к управляющему входу узла элементов Ии к первому входу элемента И, выход которого подключен к управляющему входу узла формирования инверсного кода, выход которого подключен к суммирующим входам первого и второго вычитателей, выходы которых поразрядно подключены к информационным входам разрядов с второго по (п+1)-й соответственно первого и второго кольцевых регистров сдвига, выходы первого и второго кольцевых регистров сдвига и выход узла элементов И являются соответственно первым, вторьм и третьим выходами устройства, причем узел блокировки содержит элемент ИЛИ-НЕ, элемент ИЛИ, элемент НЕ, первый, второй и третий сумматоры по модулю два, первый и второй элементы И-НЕ, первый, второй, третий, четвертый, пятьй и шестой элементы И и триггер, причем вход элемента НЕ соединен с первыми выходами первого сумматора по модулю два и элемента ИЛИ, п-й вход элемента ИЛИ-НЕ соединен со счетным входом триггера, выход элемента НЕ подключен к первьм входам первого и второго элементов И-НЕ и первым входам первого и второго элементов И, выход элемента ИЛИ-НЕ подключен к второму входу элемента ИЛИ, выход которого подключен к первым входам третьего и четвертого элементов И, выход третьего элемента И подключен к второму входу первого элемента И и прямому входу пятого элемента И, выход четвертого элемента И подключен к второму .входу второго элемента И и к прямому входу шестого элемента И, инверсные входы пятого и шестого элементов И подключены к выходу первого сумматора по модулю два, прямой и инверсньй выходы триггера подключены к вторым входам соответственно первого и второго элементов И-НЕ, вмходы которых подключены к первым входам соответственно второго и третьего сумматоров по модулю два, вторые входы которых подключены к выходам соответственно второго и первого элементов И, выходы второго и третьего сумматоров по модулю два узла блокировки подключены к входам управления сдвигом соответственно второго и первого кольцевых регистров сдвига, выходы пятого и шестого элементов И узла блокировки являются соответственно четвертым и пятым выходами устройства, выход ()-го разряда регистра итераций подключен к второму входу первого сумматора по модулю два узла блокировки, вход элемента ИЛИНЕ которого подключен к параллельному выходу счетчика, а выход первого разряда регистра итераций подключен к входу элемента НЕ узла блокировки, 1 отличающееся тем, что, с целью расширения функциональных возможностей за счет определения преобразования Фурье действительных и ком плексных последовательностей, -в него введены второй, третий и четвертьй элементы И, первый, второй, третий и четвертый коммутаторы, причем третий вход первого элемента И соединен с первым входом второго элемента И и инверсным входом третьего элемента И и является входом задания режима устройства, второй вход второго элемента И соединен с входом третьего элемента И и подключен к выходу первого разряда регистра итераций, выход второго элемента И подключен к второму входу четвертого элемента И и к управляющим входам первого, второго, третьего и четвертого коммутаторов, первый вход четвертого элемен та И соединен с первым информационны входом первого и третьего коммутаторов и подключен к прямому выходу вто рого триггера, инверсньй выход которого подключен к первому информацион 56 ному входу второго коммутатора, второй информационный вход которого подключен к инверсному выходу первого триггера, прямой вход которого подключен к вторым информационным входам первого и третьего коммутаторов, выходы первого и второго коммутаторов подключены к вторым входам соответственно третьего и четвертого элементов И узла блокировки и вычитающим входам соответственно первого и второго вычитателей устройства, являющихся соответственно шестым и седьмым выходами устройства, выход третьего коммутатора подключен к первому входу первого элемента И и выходу первых разрядов первого и второго кольцевых регистров сдвига, выход третьего элемента И подключен к инверсному входу узла элементов И, выход второго кольцевого регистра подключен к информационному входу четвертого коммутатора, выход которого является восьмым выходом устройства, а выход четвертого элемента И соединен с выходо узла элементов И.

Изобретение относится к области aвтgмaтики и вьшислительной техники и может быть использовано для решения задач спектрально-корреляционной обработки последовательностей действительных и комплексных выборок. Целью изобретения является расширение функциональных возможностей за счет вычисления преобразования Фурье действительных и комплексных последовательност ей. Устройство содержит узел элементов И, регистр итераций, счетчик, два триггера, узел синхронизации, узел формирования инверсного кода, четыре элемента И, узел блокировки, два вычитателя, два кольцевых регистра сдвига и четьфе коммутатора. Указанная совокупность признаков позволяет достигнуть цели изобретения. (Л 2 ил.

фуг./