Стабилизатор переменного напряжения Советский патент 1986 года по МПК G05F1/12 

Изобретение относится к электротехнике, 6 частн(х:ти к преобразовательной технике, и может быть использовано для построения точных быстродействующих стабилизаторов переменного напряжения, работающих при больших изменениях частоты стабилизируемого напряжения. 1Дель изобретения - повышение точности и быстродействия стабилизатора переменного напряжения при значительных колебаниях частоты напряжения питающей сети. На фиг. 1 представлена функциональная схема стабилизатора; на фиг. 2 - эпюры напряжений в характерных точках схемы. Устройство содержит регулирующий орган 1, узел 2 сравнения, к одному из входов которого подсоединен выход источника 3 опорного напряжения, а к второму входу - выход ячейки 4 памяти, выход узла 2 сравнения подключен к управляющему входу регулирующего органа 1, синхронизатор-формирователь 5, подсоединенный входом к входу устройства, измерительный трансформатор 6, первичная обмотка которого соединена с выходом стабилизатора, три интегратора 7-9, выполненные на базе операционных усилителей с ключами 10-12 сброса соответственно, компаратор 13, подсоединенный инвертирующим входу к выходу интегратора 9, а неинвертирующим - к общему проводу устройства, логические схемы 2И-НЕ 14 и 2ИЛИ-НЕ 15, причем выход первой соединей с одним из входов последней непосредственно, а с вторым ее входом через формирователь 16 импульсов перезаписи, источник 17 эталонного напряжения, подключенный своим отрицательным полюсом через управляемые ключи 18 и 19 к входам интеграторов 7 и 8 соответственно, управляемый переключающий ключ 20, имеющий два входа и один выход, подключенный к входу интегратора 9, причем первый из его входов соединен с одним из выводов вторичной обмотки измерительного трансформатора 6, второй вывод которой заземлен, а второй подсоединен к выходу интегратора 8. Первый выход синхронизатора-формирователя подключен к управляющему входу ключа 12 сброса интегратора 9, а второй его выход к одному из входов схемы 2И-НЕ 14 и управляющим входам ключей 19 и 20. Второй вход схемы 2И-НЕ 14 соединен с выходом компаратора 13, куда также подсоединен упраапяющий вход ключа 11 сброса интегратора 8. Управляющие входы ключа 10 сброса интегратора 7, ключа 18 и ячейки 4 памяти соединены соответственно с выходами схемы 2ИЛИ-НЕ 15, схемы 2И- НЕ 14 и формирователя импульсов перезаписи, а выход интегратора 7 подключен к входу ячейки 4 памяти, состоящей из буферного усилителя 21, подсоединенного параллельно его входу, конденсатора 22 и уп: равляемого ключа 23, включенного между входом усилителя 21 и собственно входом ячейки 4 памяти. Причем ее управляющий вход является управляющим входом ключа 23. В интеграторе 9 параллельно ключу 12 включен диод 24, причем его катод присоединен к выходу интегратора 9. Устройство работает следующим образом. Напряжение 25 Usx (фиг. 2а) поступает на вход регулирующего органа I, преобразуясь на его выходе в выходное напряжение стабилизатора. Синхронизатор-формирователь ежепериодно вырабатывает импульсы 26, совпадающие по фазе с переходом через нуль стабилизируемого напряжения, и импульсы 27, задний фронт которых также совпадает с моментом этого перехода (фиг. 26, в). Импульсы 27 напряжения ежепериодно обнуляют интегратор 9 перед началом отрицательного полупериода напряжения, подготавливая интегратор к измерению. Измерительный трансформатор 6 приводит выходное напряжение, с учетом максимальных его отклонений, к величине, допустимой для входных цепей электронного ключа 20 и интегратора. Ключи 20 и 19 при поступлении на их управляющие входы импульса 27 напряжения разрещают прохождение отрицательной полуволны напряжения с вторичной обмотки трансформатора 6 на вход интегратора 9 и напряжения 28 (фиг. 2г) источника 17 эталонного напряжения на вход интегратора 8. Интегрирование соответствующих напряжений на интеграторах 8 и 9 производятся с момента времени ti, совпадающего с передним фронтом импульса 26j до момента времени t2, .совпадающего с задним фронтом того же импульса и окончанием отрицательного полупериода входного напряжения. В момент на выходах интеграторов 8 и 9 появляются напряжения 29 и 30. С момента времени ta ключ 19 размыкается, а ключи 20 подключает вход интегратора 9 к выходу интегратора 8, который при этом переходит в режим хранения информации (фиг. 2д, интервал t2-(з). Полярность напряжения 31, поступающего на вход интегратора 9 в интервале времени t2-ts, противоположна полярности напряжения, проинтегрированного в интервале ti-12 (фиг. 2ж). Напряжение на выходе интегратора 9 с момента t2 начинает линейно yмeньйJaтьcя и после перехода через нуль ограничивается на уровне прямого падения напряжения на диоде 24 (фиг. 2е, интервал 1з-t). Переход напряжения 30 через нуль в момент времени ta фиксирует компаратор 13 (напряжение 32, фиг. 2з), который одновременно обнуляет интегратор 8 (фиг. 2д). Интервал времени At через постоянный по величине коэффициент пропорциональности выражает величину среднего значения выходного напряжения стабилизатора, причем

длительность этого интервала не, зависит от длительности периода измеряемого напряжения. Интервал 33 времени At (фиг. 2и) выделяется логической схемой 14 совпадения 2И-НЕ и соответствует времени между задним фронтом импульса 26 и передним фронтом импульса 32. Для преобразования интервала времени At в пропорциональное ему напряжение на вход предварительно обнуленного интегратора 7 на время At с помощью ключа 18, управляемого схемой 14, подсоединяется источник 17 эталонного напряжения.

По абсолютной величине напряжение на выходе интегратора 7 в момент времени 1з равно среднему значению напряжения на вторичной обмотке измерительногогрансформатора 6. По заднему фронту импульса 33 формирователь 16 формирует импульс 34 напряжения перезаписи {фиг. 2к), поступающий на управляющий вход ключа 23 ячейки 4 памяти, в которой происходит запоминание напряжения 35 на выходе интегратора 7 (фиг. 2м) конденсатором 22. Узел 2 сравнения выделяет разность опорного напр яжения источника 3 и измеренного напряжения 36, поступающего с выхода буферного-усилителя 21. Сигнал 37 рассогласования (фиг. 2м) с выхода узла сравнения используется для соответствующего управления регулирующим органом. Схема 15 после выборки измеряемого напряжения формирует импульсы сброса интегратора 7 (фиг. 2л). Перед началом следующего отрицательного полупериода входного напряжения снова происходит сброс интегратора 9 и в-дальнейщем цикл измерения повторяется.

Таким образом, в один полупериод производится интегрирование измеряемого и эталонного напряжений, а время второго полупериода используется для деления напряжений, полученных после интегрирования. Результат деления двух напряжений в виде интервала времени в последующем преобразуется в пропорциональное напряжение. В итоге напряжение на выходе узла сравнения оказывается пропорциональным отклонению среднего значения выходного напряжения стабилизатора от номинальной величины, а не разности площадей приведенного выходного и эталонного напряжеНИИ за полупериод, чем и достигается улучщение качества стабилизации входного напряжения.

Формула изобретения

Стабилизатор переменного напряжения, содержащий регулирующий орган, включенный между входными и выходными клеммами, первый интегратор с ключом сбрска, выходом соединенный с входом ячейки памяти, измерительный трансформатор, подключенный первичной обмоткой к выходным клеммам, источник опорного напряжения, соединенный выходом с одним из входов узла сравнения, синхронизатор-формирователь, входом подключенный к входным клеммам, отличающийся тем, что, с целью повыщения точности и быстродействия, в стабилизатор введены второй и третий интеграторы с ключами сброса, компаратор, источник эталонного напряжения, формирватель импульсов перезаписи, логические элементы 2И-НЕ и 2ИЛИ-НЕ, три управляемых ключа, причем источник эталонного напряжения соединен через первый и второй управляемые ключи с входами первого и второго интеграторов, а выход последнего через первый вход третьего управляемого ключа - с входом третьего интегратора, к второму входу третьего управляемого ключа подключен один из выводов вторичной обмотки измерительного трансформатора, второй вывод которой заземлен, выход третьего интегратора соединен с инвертирующим входом компаратора, второй вход которого заземлен, а выход соединен с управляющим входом ключа сброса второго интегратора и первым входом элемента 2И-НЕ, выход элемента 2И-НЕ подключен к первому входу элемента 2ИЛИ-НЕ непосредственно, к второму входу - через формирователь импульсов перезаписи, и к управляющему входу первого ключа - непосредственно, первый выход синхронизатора-формирователя подсоединен к управляющему входу ключа сброса третьего интегратора, а второй выход - к второму входу элемента 2И-НЕ и к управляющим входам второго и третьего ключей, выход элемента 2ИЛИ - НЕ соединен с управляющим входом ключа сброса первого интегратора, а выход формирователя импульсов перезаписи - с управляющим ячейки памяти, выход которой подключен к второму входу узла сравнения, выход которого соединен с упр.авляющим входом регулирующего органа.

Убл.

а

г

26

tz

27

25

ж

м

М

tz

.30

fj

J7

t2

/ At

L

,36

У

Е

/

-35

37

tz

г;

t3