Устройство для вычисления преобразования Фурье-Галуа и свертки Советский патент 1987 года по МПК G06F17/14 

Изобретение относится к ВЫЧИСЛРР- тельной технике и технической кибернетике и может быть использовано в . цифровых вычислительных системах, предназначенных для обработки сигна- лов (в частности, для обработки изображений) .

Цель изобретения - повышение быстродействия .

На фиг.1 представлена функциональ ная схема устройства для вычисления преобразования Фурье-Галуа (ПФГ) и свертки; на фиг.2 - схема вычислителного блока; на фиг.З - схема узла накапливающих сз маторов по модулю М; на фиг.4 - схема блока умножения; на фиг.З - схема блока соединений; на фиг.6 - схема блока памяти; на фиг.7- схема блока накапливающих сумматоров на фиг.8 - функциональная схема бло- ка управления; на фиг.9 - схема узла выбора режима; на фиг.10 - схема синхронизатора вычислительного блока; на фиг.11 - схема синхронизатора умножителей; на фиг.12 - схема узла памяти адресов; на фиг.13 - схема синхронизатора накапливающих сумматоров; на фиг.14 - общая временная диаграмма работы устройства для вычисления ПФГ и свертки; на фиг.15 - 17 - рременнме диаграммы работы блоков усройства для вычисления ПФГ и свертки соответственно на первом и вто- . ром, третьем и четвертом, пятом и шестом этапах работы устройства; на фиг.18 - схемы умножителей на степени двойки по модулю М 2 - 1 в случае Р 7.

Функциональная схема устройства для вычисления ПФГ и свертки (фиг.) содержат вычислительньй блок 1 ПФГ, блок 2 умножения, вычислительньй блок 3, блок 4 накапливающих ров, блок 5 памяти, блок 6 управле- ния, информационные входы 7 и 8, вход 9 управления, информационный выход 10 устройства.

Вычислительньй блок (фиг.2) содержит группу из Р Р-разрядных вход- йых регистров 11, узел 12 накапливающих сумматоров по модулю М, группу из Р Р-разрядньгх выходных регистров 13, информационные выходы 14, входы управления 15-18.

Узел накапливающих сумматоров по модулю М (фиг.З) содержит группу из Р Р-разрядных регистров 19 промежуточной памяти, группу из Р Р-разряд5

0 0 5

0 5

0 5

ных сумматоров 20, группу из Р умножителей 21 на степени двойки, информационные входы 22, выходы 23, «входы 24 и 25 управления.

Схема блока умножения (фиг,4) содэржит информационные входы 26 блока, группу из Р Р-разрядных входных регистрозз 27, узел 28 накаплива- кщих сумматоров по модулю М (выпол- ненньй по схеме блока накапливающих сумматоров по модулю М, содержащимися в блоке 1 ПФГ), узел 29 соединений, группу из Р Р-разрядных выходных регистров 30, выход 31 блока умножения, Р управляющих входов- 32, управляющие входы 33 - 37.

Блок соединений (фиг.5) содержит Р Р-разрядных информационных входов 38 и Р Р-разрядных выходов 39, причем младшие разряды первого, второго,..., Р-го входов 38 соединены соответственно с первым, вторым,..., Р-м разрядом первого выхода 39, вторые разряды первого, второго,..., Р-го входов 38 и соединены соответственно с первым,вторым,..., Р-м разрядом второго выхода 39, аналогично старшие (Р-е) разряды первого, второго,..., Р-го входов 38 соединены соответственно с первым, вторым,..., Р-м разрядом Р-го входа 39.

Блок памяти (фиг.6) содержит группу из Р Р-разрядных регистров 40, выходы 32, Р управляющих входов 41,

управляющий вход 42.

Блок накапливающих сумматоров

(фиг.7) содержит информационные входы 43,группу из Р 3 Р-разрядных входных сдвиговых регистров 44, группу из Р 3 Р-разрядных регистров 45 промежуточной памяти, группу из Р 3 Р- разрядньпх сумматор9В 46, выходы 47, управляющие входы 48 - 52.

Блок управления () содержит входы 9 управления, узел 53 выбора режима, выходы 54 - 59, элементы ШШ 60 - 62, входы 63 - 65, синхронизатор 66 вычислительного блока, узел 67 памяти адресов, синхронизатор 68 умножителей, синхронизатор 69 вычислительного блока, синхронизатор 70 накапливающих сумматоров., выходы 71-74.

Узел выбора режима (фиг.9) содержит RS-триггеры 75, элемент НЕ 76, элементы ИЛИ 77, элемент И 78, шести- разрядньй сдвиговьй регистр 79(Р + + 1)-разрядньй сдвиговьй регистр 80, группу (из шести двухвходовых) элементов И 81.

Синхронизатор вычислительного блока (фиг.10) содержит (Р + 1)-разряд- ный сдвиговый регистр 82, RS-тригге- ры 83, элемент НЕ 84, элементы И 85.

Синхронизатор умножителей (фиг.11) содержит (Р + 1)-разрядный сдвиговый регистр 86, RS-триггеры 87, элемент НЕ 88, элементы И 89, элемент ИЛИ 90,,

Узел 67 памяти адресов (фиг.12) содержит RS-триггеры 91, элементы НЕ 92., Р-разрядный сдвиговый регистр 93, элементы И 94,(Р + 1)-разрядный сдвиговый регистр 95, Р элементов ИЛИ 96.

Синхронизатор накапливающих сум- маторов (фиг.13) содержит RS-триггеры 97, элементы И 98, элемент 99 задержки и элементы ИЛИ 100.

Конечная цифровая свертка представляет собой числовую процедуру, определяемую следунлцим образом:

N-1 у(п) Ilh(n-m) x(m), n 0,1,2,...(1

ifhrO

и символически обозначается как у(п) h(n)4 х(п),

где x(n),h(n) и у(п) - последовательностичисел.

Вычисление свертки можно проводить с помощью прямого и обратного преобразований Фурье-Галуа (ППФГ и ОПФГ):

f-«

у(п) ОПФГ ПФГ х1, (2)

где ППФГ и ОПФГ вычисляются по .формулам

N-1 .1 пПФГ X X(k) Их(п) к (п) ,

О, N - 1; (3),

.-х(п) N ElX(k) (n),

n , (

no noло

. у . , Z, ,.,,,

2 2 2 2 - )

N

-

2 2 2 i

о Р-1 (Н 2 «««

54

где x(n) - цифровой сигнал заданный

на интервале N, т.е. в точках 0,1,...,N - 1 и принимающий значения в множестве iO,1,...,N - 1 ; X(k) - спектр Фурье-Галуа сигнала;

К. (п) - элемент матрицы ПФГ, который находится на пересечении k-й строки и п-го столбца этой матрищл. Операции в выражениях (3) (4) выполняются по модулю М, где М - порядок поля Галуса GF(M), на которым определяются ПФГ. Если в качестве первообразного корня из единицы N-й степени /Т е GF(M), принадлежащего полю Галуа, выбрать 2, то выражение (3) записывается в матричном виде (М 2 - 1, где М - число простое)

2 2 i , ,

2° 2° ,... ,

2° г , , ,...,

« Р-2 Р- -L

- t f )

2° 2 2 2 , , ,...,

В случае N Р. Обратное преобразование вычисляется по выражению, аналогичному выражению (5), с той лишь разницей, что матрица (п) заменяется матрицей .(п), учитьша- ется нормирующий множитель и вектор- столбцы X. (п) и X(k) меняются местами, т.е. вычисление ОПФГ проводится по тому же алгоритму, чуо и вычисление прямого преобразования:

(6)

512954156

При вычислении ППФГ после пере- столбец х(п) выр ажение (5) запись - множения матрицы Х.к, (п) на вектор- вается

а хСО) + 2°х(1) + 2°х(2; + ... + 2 х(Р-1)

2 х(0) (1) + х(2)+ ... + 2 х(Р-1)

(0) +2 зс(1) + х(2)+ ... + (Р-1) (7)

2°х(0) + 2 х(1) + 24(2) + ... +2 х(Р-1)

2 (х(Р-1)+2 (х(Р-2)+2 (х(Р-3) + .. .+2° (х(1)+2 (х(0))))...) 2Чх(Р-1)+2 (х(Р-2)+ 2 (х(Р-3) + ...+2 (х(1)+2 х(0))) ,..) 2(х(Р-1)+2 (х(Р-2)+2 (х(Р-3)+..,+2 (х(1)+2 х(0)))...)

2(х(Р-1) (x(P-2)-t-2 (х(Р-3)-ь.,.+2 (х(1)+2 х(0)))...)

в матрице-столбце (8), полученной из матрицы (7), слагаемые каждого спектрального коэффициентa X(k) перегруппированы так, что структура выражений для каждого X(k) получена одинаковой, причем умножение в выражениях (8) для каждого X(k) производится на один и тот же множитель, равный двойке в степени, со- ответствуккдей номеру k спектрального коэффициента X(k).

Вычисление X(k) состоит в умножении первого отсчета входной последовательности х(0) на 2, суммировании полученного результата со следующим (вторым) отсчетом входной последова- тельности х(1) и умножении полученной суммы на суммировании резуль т ата последнего умножения со следующим (третьим) отсчетом входной последовательности х(2) и умножении полученной суммы на 2 ;...; суммировании результата последнего умножения с последним Р-м отсчетом входной последовательности х(Р-1) и умножении полученной суммы на 2 (выражение (8), О :6k Р-1). Поэтому в ал(8:

горитме вычисления X(k) можно вьще- лить цикл, состоящий в суммировании результата предьщущего цикла со значением следующего отсчета входной последовательности и умножении полученной суммы на 2 . Цикл для первого отсчета входной последовательности х(0) может быть представлен суммированием нух(я с Первым отсчетом входной последоЕ1ательности х(0) и умножением полученной суммы, т.е. первого отсчетаSна 2, Таким образом алгоритм вычисления X(k) состоит в последовательном выполнении Р циклов. При вычислении свертки двух последовательностей выполняется операция поточечного перемножения значений спектральных коэффициентов этих последовательностей. Операция г4ножения двух Р-разрядных чисел X Н может быть записана как

р- и - Х-Н X.(h., 2 + h.. 2 +

+...+ Ц2 + 2) X-h.p,-2

р-1

f-a

+ X h.,,-2- +...+ X h,- 2 +

h.

2°

(X h

-4x

а- -Чхp-1

bp.2 + (X-h. h

ip-i

+ .

H . &h,

i-0

+ 0)))

2

ределяется как сумма четыре ных сверток согласно равенс результате можно избежать нения псевдопреобразования 5 и, следовательно, упростить ство, а с другой стороны до сокращения разрядной сетки как и при использовании это образования.

Полученное выражение (9) соответствует структ5фе выражения (8) для JQ вычисления Р-го спектрального коэф-, фициента Х(Р-1), в котором входные отсчеты представляют последовательность из одинаковых чисел X (первый сомножитель), каждое из которых ум- 15 ножается на значение соответственно первого , второго h,,.., ,Р-го hp,, разряда второго сомножителя Н (при умножении входного отсчета (пер- у(п) (x,(n)h (п))-2 +

Исходя из Ьоображений уд аппаратной реализации части свертки, составляющие слага зультатирующей свертки у(п) х(п) -х- h(n) вычисляются в щей последовательности (сле во) :

вого сомножителя X) на значение логической единицы входной отсчет остается неизменным, при умножении на значение логического нуля - входной отсчет становится нулевым). Поэтому вычисление значений спектральных коэффициентов и умножение двух чисел можно производить по одним и тем же алгоритмам.

С целью сокращения длины разряд- ной сетки при сохранении динамического диапазона входных данных применяется разбиение входных слов на части

20

25

2Р

+ (x/n)h/n))-2 4

+ (x(n)h,(n)) 2

+ (x,(n) h (n)) 2

30

Кроме того, ПФГ выполняе ко для первой входной после ности х(п),а значение спект коэффициентов второй входно довательности H(k), умножен нормирующий множ1-1тель N , носится с управляющей ЭВМ в памяти устройства. Это обус тем, что при выполнении бол задач цифровой обработки си изменяется только первая вх следовательность, а вторая последовательность при выпо конкретной задачи цифровой сигналов остается неизменно ставляет собой импульсную р При изменении задачи обрабо блок памяти устройства ввод 45 вые значения спектральных к ентов.

x(n)x ,(n) (n);

Ix(n)k2

h(n)h/n).2 +h,j(n); |h(n)| (10) Свертка в .этом случае определяется следующим образом:

у(п) X(n)|(-h(n) (Х,(п): h(n))x

аР 2 + Сх (п) -h (п) +

+ (x;(n)-h,(n)

(11

+ x,j(n)h (n)) 2

+ x,.,(n)

h,(n).

Устройство производит свертку двух числовых последовательностей (по Р отсчетов, каждьй отсчет представляет собой целое число, не пре- вьппающее М 1, т.е. представляемое в двоичной системе счисления 2Р-разрядным двоичным числом). С целью сокращения длины разрядной сетки в устройстве применяется разбиение входных 2Р- разрядных слов на части, состоящие из двух Р-разрядных слов (в соответствии с выражением (10)). При этом выходная свертка оп54158

ределяется как сумма четырех частичных сверток согласно равенству (11). результате можно избежать применения псевдопреобразования Мерсенна 5 и, следовательно, упростить устройство, а с другой стороны добиться сокращения разрядной сетки в 2 раза как и при использовании этого преобразования.

JQ15 у(п) (x,(n)h (п))-2 +

у(п) (x,(n)h (п))-2 +

Исходя из Ьоображений удобства аппаратной реализации частичные свертки, составляющие слагаемые ре- зультатирующей свертки у(п) х(п) -х- h(n) вычисляются в следующей последовательности (слева направо) :

20

2Р

+ (x/n)h/n))-2 4

(12)

+ (x(n)h,(n)) 2

25

+ (x,(n) h (n)) 2

30

35

40

)

Кроме того, ПФГ выполняется только для первой входной последовательности х(п),а значение спектральных коэффициентов второй входной последовательности H(k), умноженные на нормирующий множ1-1тель N , сразу заносится с управляющей ЭВМ в блок памяти устройства. Это обусловлено тем, что при выполнении большинства задач цифровой обработки сигналов изменяется только первая входная последовательность, а вторая входная последовательность при выполнении конкретной задачи цифровой обработки сигналов остается неизменной и представляет собой импульсную реакцию. При изменении задачи обработки в блок памяти устройства вводятся но- 45 вые значения спектральных коэффициентов.

Устройство работает следующим об- .разом (фиг. 1) .

Входные данные, представляющие 50 собой отсчеты первой входной последовательности х(п), где О п Р-1, подаются по входной шине 7 на вход блока 1. Причем числовая последовательность подается двумя частями х(п) и Х2(п) (х (п), х,(п) - числовые последовательности из Р Р-разрядных отсчетов соответственно Р- старших и Р-младших разрядов Р вход ных 2Р-разрядных отсчетов х(п)), 0т55

91

счеты числовых последовательностей х (п) и X (п) поступают на вход блока 1 последовательно во времени, причем подача последовательностей X ,(п) или X (п) начинается по управляющему сигналу с блока 6 управления. Отсчеты второй входной последовательности H(k) подаются по входной шине 8 на вход блока 5 памяти |Также последовательно во времени. Управляющая ЭВМ связана с блоком 6 управления с помощью шины 9. Управляющая ЭВМ обеспечивает подачу первой и второй входной последовательности соответственно по шине 7 и шине 8, а также управление устройством в целом. Для синхронизации работы всех блоков устройства и выработки управляющих сигналов на вход блока 6 управления по шине 9 подаются сигналы начальной установки, пуска и тактовой частоты. Процесс вычисления свертки делится на шесть этапов (фиг.14 - 17), в пределах каждого из которых работают те или иные блоки устройства в соответствии с управляющими сигналами, поступающими с блока б управления.

Устройство начинает работать пос- ле поступления на входы 9 и 9 блока 6 управления (фиг.8) импульса начальной установки и запускающего импульса от управляющей ЭВМ, которые устанавливают все блоки устройства в начальное состояние и запускают блок 6 управления. При этом на первом этапе работают блок 1 и блок 5 памяти, а н их входы по шинам 7 и 8 соответствено поступают отсчеты первой части первой входной последовательности X ,(п) и отсчеты второй входной последовательности H(k). Блок 1 производит ППФГ входной последовательности X (п) . После за- вершения первого этапа работы на выходе блока 1 ПФГ появляются значения спектральных коэффициентов X,|(k) входной последовательности Х;(п). В блок 5 памяти на первом этапе ра- боты устройства записываются 2Р-раз рядные значения отсчетов второй входной последовательности H(k),

На втором этапе работают блок 5 памяти и блок 2 умножения. Входные данные в блок 2 умножения поступают с блока 1 (Х(k)) и с блока 5 памяти. Причем с последнего поступают отсчеты второй части ) второй

fO

5415

10

входной последов ательности H(k) , которые являются последовательностью из Р Р-разрядных отсчетов (Р разрядов младшей группы 2Р-разряд- ных значений спектральных коэффициентов H(k)),. Блок 2 умножения производит поточечное умножение значений спектральных коэффициенто двух последовательностей X(k) и H2(k).

5

0

5

0 5 0 5 0

5

На третьем этапе работают блок 1, блок 5 памяти, блок 2 умножения, блок 3 и блок 4 накапливающих сумматоров. На вход блока 1 поступают отсчеты второй части первой входной последовательности x.,j(n). С выхода Ьлока 5 памяти на первьй вход блока 2 умножения поступают отсчеты первой части второй входной последовательности Н (k) . На второй вход блока

2умножения подаются вычисленные в блоке 1 на первом этапе отсчеты спектральных коэс1)фициентов X(k), первой части первой входной последовательности X (п). На вход блока

3подаются отсчеты последовательности перемноженных спектральных коэффициентов )Hj(k) с выхода блока 2 умножения, Блок 1 производит ППФГ входной последовательности X ...(п) , Блок 2 умножения производит поточечное умножение значений спектральных коэф{Ьициентов двух последовательностей X, (k) и ) . Блок

3 производит ОПФГ последовательности ) H (k)j поступающей на его вход. В конце третьего этапа работы на выходе блока 1 ПФГ появляются вычисленные значения спектральных коэффициентов ), в блоке 2 умножения записьтаются значения отсчетов последовательности перемноженных спектральных Коэффициентов X,(k) ) на В з1ходе блока 3 появляются вычи(1пенные значения свертки X Чп) h (п),которые записываются в блок 4 накапливающих сумматоров, С помощью последнего производится умножение частичных значений сверток на множители 2 , 2 и 2° и суммирование результатов умножения в соответстврш с выражением (12). На четвертом этапе работают блок

памяти, блок 2 умножения, блок 3

и блок 4 накапливающих сумматоров, С выхода блока 5 памяти на первый вход блока 2 умножения поступают отсчеты второй части второй входной

1112

последовательности H(k). На другой вход блока 2 умножения подаются вычисленные с помощью блока 1 на третьем этапе отсчеты спектральных коэффициентов X(k) второй части первой входной последовательности x,j(n). На вход блока 3 подаются отсчеты последовательности перемноженных спектральных коэффициентов X (k) Hy(k), вычисленные на третьем этапе с помо- щью блока 2 умножения. Последний производит поточечное умножение значений спектральных коэффициентов двух последовательностей X k) и H,(k). Блок 3 производит ОПФГ после- довательности X,(k) Н (k), поступающей на его вход. Блок 4 накапливающих сумматоров производит умножение вычисленных на третьем этапе значений свертки х,(п) h (п) на множитель 2 . В конце четвертого этапа работы в блоке 2 умножения за- 1писываются значения отсчетов последовательности перемноженных спектральных коэффициентов X(k) - HgCk), на выходе блока 3 появляются вычисленные значения свертки х /п) h(п), :которые записываются в блок 4 накапливающю; сумматоров.

На пятом этапе работают блок 5 памяти, блок 2 умножения, блок 3 и блок А накапливающих сумматоров. С выхода блока 5 памяти на первый вход блока умножения 2 поступают отсчеты первой части второй входной последовательности Н (k) , На другой вход блока 2 умножения подаются вычисленные с помощью блока 1 на третьем этапе отсчеты спектральных коэффициентов X (k). второй части первой входной последовательности X (п). На вход блока 3 подаются отсчеты последовательности перемноженных спектральных коэффициентов X ,(k) « Н ) , вычисленные на четвертом этапе в блоке 2 умножения. Последний производит поточечное умно- жение значении спектральных коэффициентов двух последовательностей X,j(k) (k). Блок 3 производит ОПФГ последовательности X (k)-- H,j(k). Блок 4 накапливающих сумматоров производит умножение вычисленных на четвертом этапе значений свертки х(п).« (n) на множитель 2 и суммирование с предьщущим значением свертки, т.е. (х, (п) h,j(n))-2 + + (х,;(п) h, (п)) 2). В конце пято- г-л этапа работы в блоке 2. умножения

1512

записываются значения отсчетов пере- множенньк спектральных коэффициентов Н ,(k) Xj (k), на выходе блока 3 появляются вычисленные значения свертки x,j(n) (-h (п) , которые записьгоаются в блок 4 накапливающих сумматоров. На шестом этапе работают блок 3 и блок 4 накапливающих сумматоров. На вход блока 3 подаются отсчеты последовательности перемноженных спектральных коэффициентов X (k) H(k)Блок 4 накапливающих сумматоров производит умножение вычисленных на пятом этапе значений свертки х-(п) (п на множитель 2 ° и суммирование с предыдущими значениями свертки, т.е. (х ,(п) h (п) ) 2 + (х, (п) h , (п) )2 + (XgCn) л h,2(n)) 2° . В конце шестого этапа работы на выходе блока 3 появляются вычисленные значения свертки х(п) h(п), которые записываются в блок 4 накапливающих сумматоров, умножаются с помощью этого блока на множитель 2 и суммируются с предыдущими значениями свертки, т.е. на выходе блока 4 накапливающих суммато- jpoB появляются значения отсчетов вы- {ходной свертки, соответствующей вы- гражению (12). После завершения шестого этапа работы устройство готово к обработке следующей последовательности входных данных.

Блок 1 работает следующим образом.

Входные данные, представляющие собой отсчеты числовой последовательности х (п) или х,(п) (Р отсчетов по Р разрядов каждый), подаются по шине 7 последовательного ввода на входы регистров 11, - 11р группы входных регистров 11 (фиг.2, 15). Вход 15 объединяет входы тактовой частоты входных регистров 11 - 11.р (Р регистров представляют собой группу Р-разрядных регибтров хранения данных с записью по переднему фронту импульса). В момент йоступ- ления первого отсчета входной последовательности (например, х.(0)) х(п) на вход 15 с блока 6 управления поступает первый импульс тактовой частоты. С поступлением этого импульса первьй отсчет записываетр- ся во все входные регистры 11 и с их выходов поступает на вторые входы (входы В) сумматоров 20 блока 12 накапливающих сумматоров по модулю М (фиг.З). Импульсом, поступающим

на вход 17 (вход 25 на фиг.З) синхронно с первым импульсом тактовой частоты, производится обнуление регистров 19 промежуточной памяти бло ка 12 накапливающих сумматоров по модулю М. На вход 16 (вход 24,фиг.З объединяющий входы тактовой частоты регистров 19 промежуточной памяти, поступают импульсы тактовой частоты, сдвинутые во времени на половину периода тактовых импульсов. До момента поступления первого импульса тшстовой частоты на вход 16 значение первого отсчета Ху(0) входной последовательности, поданное на вторые входы сумматоров 20, суммируется с данными, поступившими на первые входы (входы А) сумматоров 20 с выходов регистров 19 промежуточной памяти (нулевые значения), и полученная сумма поступает на входы умножителей 21 на степени двойки. Первый умножитель 21; на степени двойки производит умножение на 2 , второй умножитель 21, - на 2 ,... ,Р-й умножитель 21р - на .

Получалные в результате умножения произведения х.:,(0)-2 (где k - номер вычисляемого спектрального коэффициента X(k), ) поступают на входы регистров 19 промежуточ- ной памяти и с приходом первого импульса тактовой частоты, поступающего на вход 16, записываются в эти регистры промежуточной памяти. Операция суммирования выполняется по модулю М 2 - 1, что реализуется путем суммирования возможного переноса в (Р + 1)-й разряд с младшим разрядом в каждом сумматоре 20. Для этого выход переноса сумматора 20 соединен, с его же входом переноса. Операция умножения на степени двойки реализуемая умножителями 21- - 21 р , на степени двойки, производится по модулю целоТо числа М 2 - 1, где Р - простое число. Поэтому умножения на степени двойки представляют собой дрпшические сдвиги кодового слова. Реализовать умножение на степени двойки по модулю М - 1 можно простой коммутацией проводов. Символически операция умножения на степен двойки изображена в виде Р блоков 21 (для случая Р 7 реализация этих . блоков показана на фиг.18).

В момент поступления второго отсчета входных данных на вход 15 поступает второй импульс тактовой частоты и второй отсчет входной последовательности X (1) записьшается во все входные регистры 11 и с их выхо5 дов поступает на вторые входы сумматоров 20. На выходах последних формируются суммы поступивших на вторые входы (входы В) данных с входньк регистров 11 (х(1)) и данных, посту 0 пивших с выходов регистров 12 промежуточной памяти, записанных в них на предыдущем цикле (х (0)2 ), т.е. формируется сумма х(1) + ) 2 Значения суммы с выходов сумматоров

20 поступают на блоки 21 умножителей на степени двойки и с их вькодов подаются на входы регистров 19 про- - межуточной памяти. Второй импульс, поступающий на вход 16, разре0 шает запись в регистры 19 данных, поданных на их входы, т.е. 2(х (1) + 2 X, СО)) .

5 в момент поступления третьего от- счета входных данных х,((2) цикл работы блока 1 повторяется тл в регистры 19 записываются накопленные за три цикла в каждом сумматоре 20 значения

0 частичных сумм соответствующих спектральных коэффициентов. Такой процесс повторяется Р раз. На Р-м цикле в момент постугшения Р-го отсчета входных данных на вход 15 поступает

5 :имцульс тактовой частоты и Р-й отсчет входной последовательности Хц(Р-1) записывается во все входные регистры 11 и с их вькодов поступают

на вторые входы сумматоров 20. На вы0 ходах последних; формируются суммы |поступивших на вторые входы (входы В) данных с выходов входных регистров 11 с.(Р-1) и данных, поступивших с выходов регистров 19 промежуточной памя- 5 ти, записанных в них на предьщущем цикле: (2(ху(Р-2) + 2(х,(Р-3) + + ...+ 2(х,(1) + )))...). Суммы х (Р-1) 4. 2(х,(Р-2) + - 2(х, (Р-3) + ...+ 24x(1) -f 0 -« ,(0))).,.), OSk Р-1 с выходов сумматоров 20 поступают на блоки 21 умножителей на степени двойки и с вькодов этих блоков подаются на входы регистров 19 проме- 5 жуточной памяти. Р-й .импульс, поступающий на вход 16, разрешает запись в регистры 19 данных, поотупив- ших на. их входы в соответствии с выражением

2Чх/Р-1) + 2Чх(Р-2) +

+ 2(х/Р-3) + ...

+ 2(х,(1) + 2 х/0)))...)..

Это вьфажение полностью совпадает с выражением (8) для спектральных коэффициентов, в котором каждому спектральному коэффициенту Х(k) соответствует выражение (13) (Oik iP-l). Значения Р спектральных коэффициентов X (k) с выходов регистров 19 поступают на входы выходных регистров 13 блока 1 ПФГ и при поступлении на вход 18 разрешающего импульса, совпадающего по времени с (р4-1)-м импульсом тактовой частоты (фиг.15), записываются в регистры 13. Таким образом в конце действия (Р+1)-го импульса тактовой частоты блок 1 заканчивает вычисление ПФГ, а на Р Р-разрядных выходах блока 1 появляются значения спектральных коэффициентов X(k) и блок 1 готов к обработке следующей последовательности входных данных.

Блок 3 устройства производит ОПФГ последовательности значений спектральных коэффициентов, например, X/k) H,(k).

Номирующий множитель N , кото- рьй вводится при вычислении ОПФГ по равенству (4), учитьгаается в последовательности H(k), отсчеты которой поступают с управляющей ЭВМ уже умноженные на N. Замена (5) матрицы степеней двоек . ji (п) на матрицу (б) Х (п), которая отличается только расположением строк, учитывается в блоке 3 путем перестановки умножителей 21 р степени двойки в соответствии с перестановкой строк матрицы Х (п). При этом сохраняется порядок номеров выходов блока 3 и, фактически, чэн ничем не отличается от блока 1. Схема блока 3 совпадает со схемой (блока 1 (фиг.2 и 3) с той лишь разницей, что умножители 21 - 21 на степени двойки построены следующим образом: умножитель 21 осуществляет умножение на 2°, умножитель на 2, умножитель 21 j - на 2 / , умножитель 21 - на ,.-, умножитель 21Р - на 2 Временная диаг- работы блока 3 приведена на фиг.16 и 17 (в блоке 3 с целью удоб10

J5

20

25

ства описания устройства номера управляющих выводов даются в скобках). (13) Блок 2 умножения производит поточечное умножение значений спектраль- 5 ных коэффициентов и работает следующим образом (фиг.4, 3 и 15).

Входные данные, представляющие собой отсчеты двух числовых последовательностей Х (k) или X (k) первых сомножителей и Н (k) или Н g(k) вторых сомножителей, например Х (k) и H(k), подаются соответственно на входы 26 входных регистров 27 и входы 32 установки логического нуля этих же входных регистров. Причем значения первого, второго,..., Р-го спектральных коэффициентов первых сомножителей Х (k) или X(k) поступают в параллельном коде соответственно на Р-разрядные входы 26 первого, второго, ..., Р-го входных Р-раз- рядных регистров 27, а значения .первого, второго,..., Р-го спектральных коэффициентов вторых сомножителей Н (k) или H,j(k) поступают в последовательном коде (поразрядно,начиная с младших разрядов) на одноразрядные входы 32 установки логического нуля соответственно первого 32,, второго - 32,,..., Р-го - 32 р входных регистров 27. Импульсы тактовой частоты с блока 6 управления поступают на вход 33 блока 2 умножения. Вход 33 объединяет входы тактовой частоты группы входных регистров 27. С поступлением первого импульса тактовой частоты значения первых сомножителей (например,Х (k)) записываются во входные регистры 27 и с их выходов поступают на вторые входы сумматоров 20 блока 28 накапливающих сумматоров по модулю М (фиг.З),

45 Первым импульсом тактовой .частоты, поступающим на вхоД 35, производится также обнуление регистров 19 промежуточной памяти блока 28 накапливающих сумматоров по модулю М (но50 мера управляющих входов 34 и 35 блока 28, используемого в блоке 2 умножения, указаны в скобках,фиг.3). Такая нумерация введена для удобст- описания блока 6 управления. JB

55 ЭТО же время на входы 32 установки логического нуля входных регистров 27 поступают значения первых (младших) разрядов вторых сомножителей (например, Н (k)), которые корректи30

35

40

171

руют выходные данные входных реги--- стров 27 следующим образом; при поступлении на вход 32 п-го входного регистра 27 (1 ), в котором записано значение первого сомножителя Х(k), значения первого (младшего) разряда hj,(k) второго сомножителя H,j(k)s соответствующего логической единице, вькодные данные п-го регистра 27 остаются неизменными, а при поступлении на вход 32 значения, соответствующего логическому нулю, выходные данные п-го регистра 27 становятся равными нулю, т.е. происходит умножение значения k-ro первого сомножителя Х (k) на значение первого разряда k-ro второго сомножителя ).

Скорректированные выходные дан- ные X|(k)- h,jfl(k) входных регистров 27 поступают на вторые входы (входы В) сумматоров 20 блока 28 (фиг.З), где они суммируются с данными, поступившими на первые вхо- ды (входы А) этих же сумматоров с выходов регистров 19 промежуточной памяти (нулевые значения) и на выходе сумматоров 20 формируется сумма (X(k) h,jo(k) + 0). Выходные данные сумматоров 20 поступают на входы умножителей 21 на степени двойки, причем во всех умножителях 21 блока 28 накапливающих сумматоров по модулю М, используемого в блоке 2 умножения,производится умножение на 2 . Выходные данные с блоков 21/поступают на входы регистров 19 промежуточной памяти. На вход 34, объединяющий входы такто- вой частоты регистров 19 промежуточной памяти блока 28,поступают импульсы тактовой частоты, сдвинутые во времени на половину периода тактового импульса. Первьй импульс, поступивший на вход 34, разрешает запись в регистры 19 промежуточной памяти сумм, полученных на выходах сумматоров 20 и умноженных, на 2 с помощью умножителей 21, т.е.

(k.h(k).

с поступлением третьего импульса тактовой частоты на вход 33 цикл работы блока 2 умножения повторяется и в регистры 19 промежуточ- ной памяти записываются накопленные за три цикла в сумматорах 20 частичные значения произведения X(k) « H,( Такой процесс повторяется Р раз. На

9541518

,,Р-м цикле работы блока 2 умножения ,с поступлением Р-го импульса такто- рой частоты на вход 33 во входные регистры 27 записываются значения 5 первых сомножителей X (k). В то же время на входы 32 - 32р поступают значения.Р-х разрядов вторьтх сомножителей h( (k) , которые корректируют выходные данные входных регист- 0 ров 27, Скорректированные выходные данные X, (k) h,j(p.,) (k) входных регистров 27 поступают на первые входы сумматоров 20 блока 28, где они суммируются с данными, которые посту- .пили на вторые входы сумматоров 20 с; выходов регистра 19 промежуточной памяти и на выходе сумматоров 20 формируется сумма

X(k)-h,,.,j (k) -f

р-1

+ 2 ().h(p.,,, (k) +

, p-1

+ ,..+2 (x,.(k)) +

+ 2 x,i(k)-h (k).

Выходные данные сумматоров 20 поступают на умножители 21, где умножаются на 2 и затем на входы регистров 19 промежуточной памяти, Р-й импульс тактовой частоты, который поступает на вход 34, разрешает запись в регистры 19 промежуточной памяти данных, которые поступили на его входы;

2 (X/k).h,(p.,, (k) + (X,(k).h2() (k) + + ... (x(k)-h(k) + +2 X,(k)-hj,o(k))...)

(14)

Выражение (14) полностью совпадает с вьфажением (9) для произведения двух Р-разрядных чисел X и Н. Р значений произведений спектральных коэффициентов X.,(k) H,j(k), с выходов 23 регистров 19 промежуточной памяти поступают одновременно на Р Р-разрядных входов 38 блока 29 соединений (фиг.З). Блок 29 соединений и группа из Р Р-разрядных выходных сдаиговых регистров 30 служат для реализации последовательного вывода Р значений произведений Х/| (k) Н .(k) из блока 2 умножения в блок 3 на .том зтапе вычислений, когда работает блок 3. |С помощью блока 29 соединений на вхо первого сдвигового регистра 30 поступают Р первых (младших) разрядов первого, второго,..., Р-го произведения спектральных коэффициентов, на вход второго сдвигового регистра 30 поступают Р вторых разрядов первого второго, ..., Р-го произведения спектральных коэффициентов, ..., на вход Р-го сдвигового регистра 30 поступают Р Р-х разрядов первого второго,..., Р-го произведения спектральных коэффициентов. Запись данных, поступивших на входы сдвиговых регистров 30, производится подачей на вход 36 разрешающего импульса, совпадающего по времени с (Р+1)-м импульсом тактовой частоты. Выходы младших разрядов каждого из Р выходных сдвиговых регистров 30 объединен в одну Р-разрядную шину 31.При этом после записи в сдвиговые регистры

30данных на первом выходе Р-разряд- ной шины 31 появляется значение первого разряда первого произведения

X (0) - Н ,(0) , на втором выходе - значение второго разряда произведения Х,(0)- H,j,(0),..., на Р-м выходе - значение Р-го разряда произведения Х(0) Е 0) . Для получения на выходе шины 31 значения второго произведения Х(1) ) необходимо произвести сдвиг влево содержимого Р сдвиговых регистров 30 путем подачи управляющих импульсов на входы 36 и 37. При этом на выходах младших разрядов появляются значения второго произведения ХД1) Н,(1): на первом выводе Р-разрядной шины

31- значение первого разряда Х,(1) Н (1), на втором.вьшоде значение второго разряда произведения Н„(1)- Х(1),..., на Р-м выводе - значение Р-го разряда произведения Xi(1) H,,(1). I

Для получения Р значений произ- в.едения Х,(1) Н.(1) необходимо произвести (Р-1) сдвигов влево содержимого сдвиговых регистров 30. Импульсы сдвига поступают на входы 36 и 37 при работе блока 3 (обеспечивают последовательный ввод значений про- изведений X (k) Н ,(k) в блок 3) .

Блок памяти работает следующим образом.

Входные данные, представляющие собой отсчеты числовой последова

5

0

5

0

5

0

тельртости (Р отсчетов по 2Р разрядов каждый, ), подаются по шине 8 посл едовагельного ввода на входы каждого сдвигового регистра 40 (фиг.6, 14 и 15). В момент поступления первого отсчета входной последовательности Н(0) на вход 41 тактовой частоты первого сдвигового регистра 40 с выхода блока 6 управ- -ления поступает первьш импульс тактовой частоты. С поступлением этого импульса первый отсчет записывается в первый сдвиговьм регистр 40. В момент поступления второго отсчета входной последовательности Н(1) на вход 41 тактовой частоты второго сдвигового регистра 40 поступает второй им- пульс тактовой частоты и второй отсчет записывается во второй сдвиговый регистр 40. Таким же образом записы- ваются остальные отсчеты входной последовательности H(k) в соответствующие сдвиговые регистры 40. После записи последнего Р-го отсчета входной последовательности Н(Р-1) в Р-й сдви- - говый регистр 40 процесс записи входной последовательности H(k) заканчивается (это соответствует работе блока 5 памяти на первом этапе вычисления, фиг.15). Данные, записанные в сдвиговых регистра 40, поступают на выход блока 5 памяти с выходов мдадших разрядов регистров 40, начиная с младших разрядов. При записанных данных в ре0

5

32,32,

млад5

гистрах 40 на вьгходах ших разрядов регистров 40 находятся значения первых (младших) разрядов Р отсчетов входной последовательности H(k). Для получения на выходах 32 - 32Р значений вторых разрядов отсчетов H(k) производится сдвиг влево содержимого регистров 40 путем подачи управляющих импульсов на входы 41 и вход 42.

. При этом значения пе)вых разрядов с выходов 32 подаются на входы последовательного ввода при сдвиТ е влево D, соответствующ11х регистров 40 и записываются на место старших разрядов, сдвинутых на один разряд влево. Таким образом, производится циклический сдвиг данных, записанных в регистрах 40. Повторяя сдвиг.данных в регистрах 40 (Р-1) раз, получают на вь1ходах 32 значений младщих разрядов отсчетов 2Р - разрядной числовой последовательности H(k). Младшие Р разрядов отсчетов последовательности

2112

H(k) соответствуют второй части числовой последовательности Н (k),Для получения на выходах 32 Р старших . отсчетов 2Р-разрядной последовательности H(k) соответствующих первой части числовой последовательности H(k) необходимо произвести Р циклических сдвигов содержимого peгиct ров 40. При следукяцих Р сдвигах содержимого регистров 40 на выходах 32 последовательно появляются значения Р разрядов отсчетов второй части числовой последовательности H,j(k). |Гаким же образом получают значения следующих Р разрядов отсчетов первой части числовой последовательности Н f(k) при осуществлении Р сдвигов содержимого регистров 40. Работа блока 5 памяти в режиме циклического сдвига соответствует работе это- го блока на втором - пятом этапах вычисления (фиг.14 - 17).

В блоке 4 накапливающих сумматоро (фиг.7, 14 - 17) производится вы- числение выходной свертки путем умножения частичных значений сверток, поступающих на его входы 43 на множители , и 2°, и суммирование полученных произведений в со- ответствии с выражением (12). Перед началом работы блока 4 производится обнуление регистров 45 промежуточной памяти импульсом, который поступает синхронно с запускающим импульсом от управляющей ЭВМ на вход 52. Входные Р-разрядные отсчеты вычисленных частичных значений свертки поступают на входы 43 ЗР-разрядных входных сдвиговых регистров 44, причем пер- вые (младшие) разряды Р входных отсчетов поступают на входы (Р+1)-х разрядов соответствующих входных регистров 44, вторые разряды входных отсчетов поступают на входы (Р+2)-х разрядов соответствующих входных регистров 44, ..., Р-е разряды Р входных отсчётов поступают на входы 2Р-Х разрядов соответствующих входных регистров 44. При поступлении импульса тактовой частоты на вход 48, которьй объединяет входы тактовой частоты группы входных сдвиговых регистров 44, производится запись данных, поступивших на Р вхо- дов регистров 44, начиная с входов (Р+1)-го разряда и кончая входами 2Р-ГО разряда ЗР-разрядных входных регистров 44, т.е. входные данные

522

сразу сдвинуты на Р разряд вправо, что соответствует умножению на 2, Поэтому нет необходимости умножать на 2 частичные значения свертки Х;|(п)Ь(п) и Х2.(п) h (п) , поступающие на входы 43 блока 4 накапливающих сумматоров на третьем и шестом этапах вычислений.

Частичные значения свертки X (п) t h,j (п) в конце третьего этапа вычислений поступают на входы регистров 44. Вход 48 объединяет входы тактовой частоты группы вход- ньш регистров 44.

С поступлением на вход 48 на третьем этапе вычислений (Р+1)-го импул| са тактовой частоты, задержанного во времени на половину периода тактового имггульса (фиг. 16), частичные значения свертки х;, (п) -h (п) записьшаются во входные регистры 44, С выходов последних частичные значения свертки, умноженные на 2, т.е. {х(п) h,j (п). 2 , поступают на вторые входы (входы в) сумматоров 46. На первые входы (входы А) сумматоров 46 поступают данные с выходов регистров 45 пром:ежуточной памяти (нулевые значения). Полученная сумма поступает на входы регистров 45 промежуточной памяти и с поступлением первого импульса тактовой частоты на четвертом этапе вычислений (фиг.16) записываются в регистры 45. Частичные значения свертки х (п) h (п) в конце четвертого этапа вычислений поступают на входы регистров 44 и с поступлением на вход 48 на четвертом этапе вычислений (Р+1)-го импульса тактовой частоты, задержанного во времени на половину периода тактового 1-1мпульса, записываются во входные регистры 44. Частичные значения свертки, записанные в регистрах 44 (х (п) W h, (п) ) 2 , необходимо умножить, на соответствии с вьфаже- нием (12). Для этого на пятом этапе вычислений производится сдвиг вправо содержимого регистров 44 путем подачи Р управляющих импульсов на входы 48 и 49 (фиг,17). Полученные на входах регистров 44 значения частичной свертки (х(п) (n)) 2 подаются на вторые входы сумматоров 46, где они суммируются с данными, хранящимися в регистрах промежуточной памяти 45, Полученная сумма ( (х (п) {h t(n),) + (xi(n) hi(n))) с приходом

2312

(P + D-ro импульса тактовой частоты на пятом этапе вычислений на вход 51 записьгаается в регистры промежуточной памяти.

Частичные значения свертки X ,j(n)« hjCn) в конце пятого этапа вычислений поступают на входы регистров 44 и с поступлением на вход 48 (P+D-ro импульса тактовой частоты, задержанного во времени на половину периода тактового импульса, записываются во входные регистры 44. Частичные значения свертки, записан- ные в регистрах 44 ((х(п) h,.,(n)) f необходимо умножить на 2 в соответствии с выражением (12), т.е. значение, определяемое выражением ((ХдСп) h(n)) 2 , сдвигается на Р разрядов влево, что соответствует умножению X ,j(n) h,j (п) на 2°. Для этого на шестом этапе вычислений (фиг.17) производится сдвиг влево содержимого регистров 44 путем по- дачи Р управляющих импульсов на входы 48 и 50. Полученные на выходах :регистров 44 значения частичной свертки ((х (п) -h,.(n)) 2 подаются на вторые входы сумматоров 46, где они суммируются с данными, хранящимися в регистрах 45 промежуточной памяти. Полученная сумма ((х (п) х h (п) )-2 + + (х/п) eh,(n).24 (x2(n)(n))-2° с приходом (Р+1)-го импульса такто- вьй частоты на шестом этапе вычислений на вход 51 записывается в регистрах 45 промежуточной памяти. Частичные значения свертки х (n)h,(n) в конце шестого этапа вычислений по- ступают на входы регистров 44 и с поступлением на вход 48 (Р+1)-го импульса тактовой частоты, задержанного во времени .на половину периода тактового импульса, записываются во входные регистры 44. С выходов реги- стров 44 значения частичной свертки ((х2(п) h (п)) 2 подаются на первые входы сумматоров 46, где они суммируются с данными, хранящимися в регистрах 45 промежуточной памяти. Полученная на выходах сумматоров 46 сумма (х j (п) h -(п)) - 2 + + ()(h, (n))(x,,(n)h|п))2 + (х (п)х h (п)) 2 соответствует. вы- ражению (12; для результирующей свертки. Данные с вьтодов сумматоров 46 подаются на выходы 47 блока 4 накапливающих сумматоров.

1324

Клок 6 управления служит для выдачи управляющих импульсов на все блоки устройства и работает следующим образом (фиг.8, фиг.9 - 17).

На вход 9 блока 6 управления поступает импульс начальной установки от управляющей ЭВМ. На вход 9 поступает запускающий импульс от управляющей ЭВМ. На вход 9 поступают импульсы тактовой частоты. Вся работа устройства делится на шесть этапов длительностью (Р+1) периодов тактовых импульсов каждьй. На каждом этапе работы с блока 6 управления подаются управляющие импульсы в различные блоки устройства. Перед началом работы блока управления произво - дится начальная установка узла 53 выбора режима импульсом, поступающим на вход 9(3 узла 53. С приходом запускающего импульса начинает работать узел 53 и на его выходе 54 появляется импульс, который запускает синхронизатор 66 и узел 67 памяти адреса, которые управляют работой блошка 1 и блока 5 памяти на первом эта- пе вычислений (фиг.14). Кроме того, синхронно с запускающим импульсом от управляющей ЭВМ на выход 52 управле- ;ния накапливающими сумматорами подается импульс для обнуления регистров 45 промежуточной памяти блока накапливающих сумматоров (фиг.7). По окончании первого этапа работы блока 6 управления на выходе 55 узла 53 появляется импульс, который изменяет режим работы узла 67 памяти адреса и запускает синхронизатор 68 умножителей . Эти узлы управляют работой блка 5 памяти на протяжении второго - пятого этапов вычислений и блока 2 умножителя .на втором этапе вычислений.

По окончании второго этапа работы блока 6 управления на выходе 56 узла 53 появляется импульс, которьй запу- .скает синхронизатор 66, синхронизато 68 умножителей, синхронизатор 69 и синхронизатор 70 накапливающих сумматоров. Эти синхронизаторы управляют работой блоков 1 - 4 на третьем этапе вычислений. По окончании третьего этапа работы блока 6 управления на выходе 57 узла 53 появляется импульс, который запускает синхронизатор 68 умножителей, синхронизатор 69, синхронизатор 70 накапливающих сумматоров. Эти синхронизаторы управляют работой блоков 2, 1 и 4 на . четвертом этапе вычислений. По окончании четвертого этапа работы блока 6 управления на выходе 58 узла 53 появляется импульс, который запускает синхронизатор 68 умножителей, синхронизатор 69, синхронизатор 70 накапливающих сумматоров. Эти синхронизаторы управляют работой блоков 2 - 4 на пятом этапе вычислений. По окончании пятого этапа работы блока 6 управления на выходе 59 узла 53 появляется импульс, который останавливает работу формирователя 67 адреса и запускает синхронизатор 68 умножителей, син- хронизатор 70 накапливающих сумматоров. Синхронизаторы 69 и 70 управляют работой блока 3 и блока 4 накапливающих сумматоров на шестом этапе вычислений.

Узел 53 выбора режима блока 6 управления работает следующим образом (фиг.9, 14 - 17).

На первьй вход 9 узла 53 поступает импульс начальной установки от управляющей ЭВМ, на второй вход 9,; - запускающий импульс от управляющей ЭВМ, на третий вход 9 поступают импульсы тактовой частоты. Импульсом начальной установки производится обнуление шестиразрядного 79 и (Р+1)- разрядного 80 сдвиговых регистров и первого RS-триггера 75, С приходом запускающего импульса на выходе второго RS-триггера 75 устанавливается уровень Лог.1. Этот же запускающий импульс через элемент НЕ 76 устанавливает уровень Лог.О на входах управления шестиразрядного 79 и (р+1)-разрядного 80 сдвиговых реги- .стров, на первые входы которых постоянно подается уровень Лог.1. При поступлении на входы тактовой частоты регистров 79 и 80 уровня Лог.1 с выхода второго RS-триггера 75 через элементы ИЛИ 77 в первых (младших) разрядах регистров 79 и ВО записьшается значение Лог.1. Уровень Лог. первого выхода регистра 80 поступает на К-вход второго RS-триггера 75 и на S-вход первого RS-триггера 75. При этом на вы-

ходе второго КЗ-триггера 75 устанав-гг де регистра 80 появляется уровень

ливается уровень Лог.О, а на выхо- Лог.1, которьй разрешает прохоЯэдеде первого КЗ-триггера уровеньние через второй элемент И 81 уровня

Лог.Г , которьй разрешает прохожде- Лог.Г с второго выхода регистра 79,

ние через элемент И 78 импульсовi на выходе 55 узла 53 находатся уро5O 0

5

0

5

0

тактовой частоты, которые поступают на второй вход этой схемы.

Импульсы тактовой частоты с выхода элемента И 78 через второй элемент ИЛИ 77 поступают на вход тактовой частоты регистра 80. Уровень Лог.1 с первого выхода регистра 80 поступает также на вход элемента И 81 группы из шести элементов И, на другой вход которой поступает уровень Лог.1 с выхода регистра 79. При этом на вькоде первого элемента И 81 группы находится уровень Лог.1 до тех пор, пока значение Лог.1, записанное в первом разряде регистра 80, не сдвинется во второй разряд при поступлении импульса тактовой частоты на тактовый вход регистра 80. Следующим импульсом тактовой частоты производится сдвиг содержимого регистра 80 еще на один разряд вправо и так далее до тех пор , пока на (Р+1)-м выходе регистра 80 не появляется уровень Лог.1. При этом уровень Лог.1 поступает через элемент ИЛИ- 77 на вход тактовой частоты регистра 79 и содержимое этого регистра сдвигается на один разряд вправо, т.е. на втором выходе регистра 79 появляется уровень Лог.1, который подается на первый вход второго элемента И 81 группы. На зтом заканчивается первьш этап работы узла 53, которьй равен длительности запускающего импульса от управляющей ЭВМ плюс дительность Р периодов тактовой частоты.

Запускающий импульс по длительности равен тактовым импульсам и син- ;хронизирован с тактовой частотой. Поэтому первый этап работы блока уп- .равления релшмами длится (Р+1)-периодов тактовой частоты. (Р+1)-й вы- ход регистра 80 соединей таклс е с входом последовательного ввода при сдвиге вправо этого же регистра и при поступлении следующего импульса тактовой частоты значение Лог.1 записывается в первом разряде регистра 80. Таким образом с поступлением (P+D-ro импульса тактовой частоты или первого импульса тактовой частоты второго этапа работы узла 53 на первом выхо0

271

вень Лог.1 в течение одного период тактовой частоты. Через каждые следующие (Р+1) такта работы узла 53 на его выходах 56 - 59 поочередно появляются уровни Лог.1 в течение пер- вого периода тактовой частоты каждо- ,го этапа работы узла 53. Б конце ше- стого этапа работы на (Р+1)-м выходе регистра 80 появляется уровень Лог.1, которьш через элемент ИЛИ 7 поступает на вход тактовой частоты f гистра 79 и содержимое этого регистра сдвигается на один разряд вправо т.е. на всех выходах регистра 79 находятся уровни Лог. узел 53 за- канчивает свою работу до поступления следующих управляющих импульсов на его входы. В результате в процессе работы узла 53 на его выходах 54-59 формируются импульсы, которые управл ют работой синхронизаторов 66 - 70 блока 6 управления (фиг.8 и 14).

Синхронизатор 66 (блок 69 аналогичен блоку 66) работает следующим образом ((Ьиг.10. 14 - 17).

На вход 63 синхронизатора 66 поступают запускающие импульсы с узла 53. На тактовый вход 9 поступают импульсы тактовой частоты. На вход управления (Р+1)-разрядного сдвиго- вого регистра 82 постоянно подается уровень Лог.1. С приходом запускающего импульса на входе последовательного ввода при сдвиге вправо (Р+1)-разрядного сдвигового регист- ра 82, S-входе первого RS-триггера 83 и выходе 17 устанавливается значение Лог.1. При этом на выход первого RS-триггера 83 появляется уровень Лог.1, который разрешает прохождение тактовых импульсов через элемент И 85 на выход 15. Тактовые импульсы поступают также на вход тактовой частоты регистра 82 и вход элемента НЕ 84. С приходом первого тактового импульса в первом (младшем) разряде регистра 82 записывается значение Лог.1 и на его

первом выходе появляется уровень Лог.1, который поступает на bJ- вход второго RS-триггера 83. При этом на выходе этого RS-триггера появляется уровень Лог.1, который разрешает прохождение инвертированных тактовых импульсов через второй элемент 60 на выход 16.

С приходом второго тактового импульса содержимое регистра 82 сдви- гается на один разряд вправо и на

5

А1

г О 5 о

0 35 40 45

0 55

528

втором выходе этого регистра появляется уровень Лог. Г . Каждым следующим такто вым импульсом производится сдвиг содержимого регистра 82 на один разряд вправо. При этом импульсы тактовой частоты проходят на выход 15, а инвертированные импульсы тактовой частоты проходят на выход 16 синхронизатора 66. С поступлением Р-го импульса тактовой частоты на Р-м выходе регистра 82 появляется уровень Лог.1, ко- торьй поступает на В-вход третьего RS-триггера 83 и на его выходе устанавливается уровень Лог.1. При этом разрешается прохождение через элемент И 85 инвертированного Р-го импульса тактовой частоты, - который поступает на R-вход первого RS-триггера 83 и устанавливает на его выходе значение Лог.О, чем запрещает дальнейшее прохождение тактовых импульсов через элемент И 85 на выход 15. С поступлением (Р+1)-го импульса тактовой частоты на (Р+1)-м выходе регистра 82 появляется уровень Лог.1, который поступает на R-входы второго и третьего RS-триггеров 83 и на их выходах устанавливаются уровни Лог.О. При этом запрещается прохождение инвертированных импульсов тактовой частоты с выхода элемента НЕ 84 через элементы 60. Уровень Лог.1 с (Р+1)-го выхода регистра 82 поступает на выход 18. С .приходом следующего импульса тактовой частоты содержимое регистра 82 сдвигается на один разряд вправо и на всех выходах регистра 82 устанавливаются уровни Лог.О. В результате в процессе работы синхронизатора 66 на его выходах 15 - 18 формируются импульсы, которые управляют работой блока 1.

Синхронизатор умножителей 68 работает следующим образом (фиг.11,14-17).

На вход 64 поступают запускающие импульсы с узла 53. На тактовьй вход 9, поступают импульсы тактовой частоты. На вход 72 синхронизатора 68 умножителей поступают управляющие импульсы выхода 72 синхронизатора 69 (фиг.8). Эти импульсы поступают на выход 37 и через элемент ИЛИ 90 также на выход 36 синхронизатора 68. В остальном работа синхронизатора 68 умножателей полностью соответствует работе синхронизатора 66.

2912

Узел 67 памяти адресов работает следугащи образом (фиг, 12, 14-17),

На входы 54, 55 и 59 узла 67 по. ступают запускающие импульсы с узла 53. На тактовьй вход 9 поступают импульсы тактовой частоты. На вход управления режимом Р-разрядного сдвигового регистра 93 и первый вход (Р+1)-разрядного сдвигового регистра 95 постоянно подается уровень Лог.1 С приходом заггускающего имггульса на вход 54 на входе последовательного ввода при сдвиге вправо Р-разрядного сдвигового регистра 93 появляется уровень Лог.1 и с приходом перво- го импульса тактовой частоты, кото- рьй поступает на вход тактовой частоты регистра 93, в первом (младшем) разряде регистра 93 записывается значение Лог.1 и на его первом выходе появляется уровень Лог,1, который через первьш элемент ИЛИ 96 группы поступает на выход 41 узла 67. С приходом второго импульса тактовой частоты на втором выходе регистра 93 появляется уровень Лог.1, который через второй элемент ИЛИ 96 группы поступает на выход 41 узла 67 ,..., с приходом Р-го И1Лпульса тактовой частоты на Р-м выхода регистра 93 появляется уровень Лог,, который через элемент ИЛИ 96 группы поступает на выход 41р. На этом узел 67 памяти заканчивает работу, соответствующую первому этапу работы уст- ройства.

С приходом запускающего импульса на вход 55, которьш соединен с входом схемы 92 и S-входом первого К5-триг гера 91, на входе управления режимом (Р+1)-разрядного сдвигового регист- ра 95 устанавливается уровень Лог.О а на выходе первого RS-триггера уровень Лог.1, которьй разрешает-про- хождение тактовых импульсов через элемент И 94 на вход тактовой частоты регистра 95. Первьш импульсом тактовой частоты, поступивпим на вход тактовой частоты регистра 95, произ- водится запись уровня Лог,1 в первом (младшем) разряде регистра 95 и на первом выходе этого регистра появляется уровень Лог.1, который подается на второго RS-тряггера 91. При этом на выходе второго RS- триггера появляется уровень Лог,1 которьй разрешает прохождение инвертированных импульсов тактовой часто15 30 ,

ты на выход элемента И 94. С выхода последнего инвертированные импульсы тактовой частоты поступают на выход 42 и через Р элементов ИЛИ 96 группы на выходы 41|, - узла 67. По окончании запускающего имггульса, поступившего на вход 55, на входе управления регшмом регистра 95 появляется уровень Лог.1 и при поступлении следующего импульса тактовой частоты происходит сдвиг содержимого регистра 95 на один разряд вправо.

При этом на втором выходе реги- ртра 95 появляется уровень Лог.1. С постуилением каждого следующего импульса тшстовой частоты происходит сдвиг содержимого регистра 95 на один разряд вправо и при поступлении (Р+1)-го импульса тактовой частоты второго этапа работы устройства на (Р+1)-м выходе регистра 95 появляется уровень Лог. 1,который поступает на R-вход второго RS-триггера и на его выходе устанавливается уровень Лог.О, которьш запрещает прохождение (Р+1)-го инвертированного импульса . тактовой частоты на выходы 42 и 41 41.узла 67. Уровень Лог.1 с (P+D-ro выхода регистра 95 поступает также на вход последовательного ввода при сдвиге- вправо этого же регистра и при поступлении первого импульса тактовой частоты на третьем этапе работы в первом разряде регистра 95 записывается значение Лог.1. В остальном работа узла 67 на этапе работы блока 6 управления полностью совпадает с работой этого блока на втором этапе работы. На следующих четвертом и пятом этапах работы узла 67 цикл повторяется. С приходом в начале шестого этапа работы узла 67 запуска гацего импульса на вход 59 на выходе первого RS-триггера появляется уровень Лог.О, который запрещает про- ко ждение импульсов тактовой частоты через элемент И 94. Этим же запускающим импульсом производится обнуление содержимого регистра 95. В результате в процессе работы узла 67 на его выходах 42 и 41 - формируются импульсы, которые управляют работой блока 5 памяти устройства. Синхронизатор 70 накапливающих сзгмматоров работает следующим образом (фиг.13 - 17),

311

На входы 57 - 59 пост -пают запускающие импульсы с узла 53. На первый и второй входы блока 70 поступаю управляющие импульсы соответственно с четвертого 74 и второго 72 выхо- дов синхронизатора 69. Управляющие .импульсы, поступающие на вход 74 через элемент 99 задержки и элемент ИЛИ 100, поступают на выход 48 с задержкой на половину периода так- товой частоты. С выхода схемы задержки эти же импульсы поступают на R- входы первого и второго RS-триггеров 97 и на выходах этих RS-триггеров устанавливается уровень Лог.О. За- пycкaюD ий импульс с входа 57 через элемент ИЛИ 100 проходит на выход 51. Запускающий импульс, который поступает на вход 58 синхронно с первым импульсом тактовой частоты, на пятом этапе вычислений подается на S-вход первого RS-триггера 97 и на его выходе появляется уровень Лог. 1 которьм разрешает прохождение импульсов с входа 72 через элемент И 98 на выход 49 и далее через элемент ИЛИ 100 на вькод 48, а также импульса с входа 74 через элемент И 98 и элемент ИЛИ 100 на выход 51 на пятом этапе вычислений. Запускающий импульс, поступающий на вход 59 синхронно с первым импульсом тактовой частоты, на шестом этапе вычислений подается на S-вход второго RS-триг- гера 97 и на его выходе появляется уровень Лог.1, коТорьй разрешает прохождение импульсов с входа 72 через элемент И 98 на выход 50 и далее через элемент ИЛИ 100 на выход 48, а также импульса с входа 74 че- рез элемент И 98, элемент ИЛИ 100 на выход 51 на шестом этапе вычислений. Импульсом, задержанньм на половину периода тактовой частоты, с входа 74 производится установка в нулевое состояние первого и второго RS-триггеров 97. В результате, в процессе работы синхронизатора 70 накапливающих сумматоров на его выходах 48-51 формируются импульсы, которые управляют работой блока 4 накапливающих сумматоров.

Формула изобретения

Устройство для вычисления преобразования Фурье-Галуа и свертки, содержащее блок умножения и блок памяти, выход которого подключен к пер5

41

5 0 5

0

5

5

532

вому входу блока умножения, отличающееся тем, что, с целью повышения бы стродействия, в него введены первый и второй вычислительные блоки, блок накапливающих сумматоров и блок управления, информационный вход первого вычислительного блока является первым информационным входом устройства, выход первого вычислительного блока подключен к второму входу блока умножения, выход которого подключен к информационному входу второго вычислительного блока, вьтход которого подключен к информационному входу блока накапливающих сумматоров, выход которого является информационным выходом устройства, причем первый, второй третий, четвертый и пятый выходы блока управления подключены соответственно к управляющему входу первого вычислительного блока, адресному входу блока памяти, к синхровходу блока умножения, управляющему входу второго вычислительного блока и к синхровходу блока накапливающих сумматоров, причем информационный вход блока памяти является вторым информационным входом устройства, при этом блок управления содержит узел выСора режима, два синхронизатора вычислительных блоков, узел памяти адресов, синхронизатор умнож1-1телей, синхронизатор накапливающих суммато- ров и три элемента ИЛИ, причем первый, второй и третий входы узла выбора режима являются соответственно входом начальной установки, входом запуска и тактовым входом устройства, первый и третий выходы узла выбора режима подключены соответственно к первоьгу и второму входам первого элемента ИЛИ, выход которого подключен к входу первого синхронизатора вычислительного блока, первый, второй и шестой выходы узла выбора режима подключены соответственно к первому, второму и третьему адресным входам узла памяти адресов, второй, трет1ш, четвертьй и пятый выходы узла выбора режима подключены соответственно к первому, второму,третьему и четвертому входам второго элемента ИЛИ, выход которого подключен к входу запуска синхронизатора умножителей, третий, четвертый и пятый выходы узла выбора режима подключены соответственно к первоьгу, второму, третьему и четвертому вхо

дам третьего элемента ИЛИ, выход . которого подключен к входу запуска второго синхронизатора вычислительного блока, четвертьй, пятьй и шесто выходы узла выбора режима подключены соответственно к установочному входу, входу запуска и входу останова синхронизатора накапливающих сумматоров, второй выход второго синхронизатора вычислительного блока под- ключей к Входу останова синхронизатора умножителей и входу запуска синхронизатора накапливающих сумматоров, четвертый выход второго синхронизатора вычислительного блока под- ключен к установочному входу синхронизатора накапливаюпщх сумматоров, тактовый вход узла выбора реншма объеди:нен с установочными входами первого и второго синхронизаторов вычислительных блоков, управляющим входом узла памяти адресов и установочным входом синхронизатора умножителей, первый, второй, третий и четвертьй выходы первого синхронизатора вычислительного блока объединены и являются первым выходом блока управления, первьй и второй выходы узла памяти адресов объединены и являются вторым выходом блока управле- НИН, первый, второй, третий, четвертьй и пятый выходы синхронизатора умножителей о.бъединены и являются третьим выходом блока управления jnep- йьй, второй, третий и четвертьй вы- ходы второго синхронизатора вычис1Ш тельного блока объединены и являются четвертым выходом блока управления, первый, второй, третий и четвертьй выходы синхронизатора накапливающих сумматоров и второй вход узла выбора р€1жимов объединены и являются пятым выходом блока управления, при этом узел выбора режима содержит два КЗ- триггера, элемент НЕ, два элемента ЮЖ, элемент И, два сдвиговых регистра и группу элементов И, причем входы установки нуля первого и второго сдвиговых регистров и R-вход первого RS-триггеров объединены и являют- ся первым входом узла выбора режима. третьим входом которого является первый вход элемента И, вход элемента НЕ и S-вход второго RS-триггера

5

5 0 5 0

обтзединены и являются вторым входом узла выбора режима, выход первого RS-триггера подключен к второму входу элемента И, выход которого подключен к первому входу второго элемента ИЛИ, выход элемента НЕ подключен к входам, управления сдвигом первого и второго сдвиговых регистров, выход второго RS-триггера подключен к вторым входам первого и второго элементов ИЛИ, выход второго элемента ШШ подключен к тактовому входу второго сдвигового регистра, выход младшего разряда которого подключен к S-входу первого RS-триггера,R-BXO- ду второго RS-триггера и первым входам элементов И группы, выход старшего разряда второго сдвигового регистра подключен к входу последо- нательного -занесения информации второго сдвигового регистра и первым входам первого элемента ИЛИ, выход которого подк.шочен к тактовому входу первого сдвигового регистра, входы младших разрядов первого и второго сдвиговых регистров соединены и являются входом логической единицы узла выбора режимов, выходы разрядов пер- вого сдвигового регистра подключены к вторым входам соответствующих элементов И группы, выходы которых являются выходами с первого по шестой узла выбора режима, при этом вычис- лительный блок содержит группу из Р входных регистров, узел накапливающих сумматоров по модулю М (М 2 - 1) и группу из Р выходных регистров, причем информационные входы входных регистров объеди не- ны и являются информационным входом вычислительного блока, выход i-ro (i 1,Р) входного регистра подключен к 1-му информационному входу узла накапливающих сумматоров по модулю М5 1-й выход которого подключен к информационному входу i-ro выходного регистра, выходы выходных регистров объединены и являются выходом вычислительного блока, тактовые входы входных регистров, узла накапливающих сумматоров по модулю М и выходных регистров объединены и йвляются управляющим входом- вычислительного блока.

«у

«

«/

f .р

fPus.

vA; . ft Qius.B

Изобретение относится к вычислительной технике и технической кибернетике и может быть использовано в цифровых вычислительных системах, предназначенных для обработки сигналов.. Цель изобретения - повышение быстродействия. Поставленная цель достигается за счет того, что устройство для вычисления преобразования Фурье-Галуа и свертки содержит вычислительный блок 1, блок 2 умножения, вычислительный блок 3, блок накапливающих сумматоров 4, блок 5 памяти и блок.6 управления. 18 ил. сл го со 01 4 Сл фиг. 1

«--да

.J

Фа г. 10

Фиг. 11

91

uP7«о.

toL-J

59

3f

IpMit

IPu. /Д

i-

i lJIbjIJI-Ji,

I P / ( I РЧ I I

4

1 Ж ff г

.n

Vut.fS

HaZ

26

HaZ

HaZ

HaZ

Фиг.18

Составитель А.Баранов Редактор Н.Бобкова Техред И,Попович Корректор Г.Решетник

Заказ 619/56 Тираж 673Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная,4