Цифровой фильтр Советский патент 1988 года по МПК G06F17/17 H03H17/00 

(21)4189149/24-24

(22)29.01.87

(46) 23.08.88. Бюя. № 31

(71)Рязанскш радиотехнический ннс-. титут

(72)В.В.Витязев, Е.А.Морозов и Н.Н.Устинов

(53) 681.32 (088.8)

(56)Авторское свидетельство СССР № 636616, кл. G 06 F 15/353, 1975.

Авторское свидетельство СССР № 1302296, кл. G 06 F 15/333.

,(54)ЦИФРОВОЙ ФИЛЬТР

(57)Изобретение относится к специа-. лизированным средствам вычислительной техники и может быть использовано в устройствах для обработки информации. Цель изобретения - упрощение устройства. В состав устройства входят блоки фильтрации и управления. Каждьй блок фильтрации содержит узел памяти 6, регистр 7, сумматор 8, регистр 9, мультиплексор 10, узел 11 постоянной памяти, мультиплексор 12, накапливающий сумматор 13, регистр 14, мультиплексор 15,, счетчик 16, узел 17 постоянной памяти, счетчик 18, сумматор 19 и счетчик 20, Блок управления содержит мультиплексоры, регистры, сумматор, регистр, мультиплексор, триггер, элемент И, счетчик, узел постоянной памяти и элемент ИЛИ-НЕ. 5 ил.

«е

(Л

Токт

4иия

4

аЛ

00

ел

О5

Изобретение относится к специализированным средствам вычислительной техники и может быть использовано в устройствах для обработки информации .

Целью, изобретения является упро- щейие устройства.

Поскольку для большинства применений цифровых фильтров весовые коэффициенты симметричны, целесообраз но прииять для повьппения быстродей- такое устройство, которое фиf ьтpyвт сигнал путем вычисления св{ертки входных отсчетов it. , ii LiM4h о-м весовых коэффициенто фи|пьтра hfl, формуле

: м-1

: У о Ь „(х-.„ +х.,) +h. X v.

I (1)

I Полное произведение одного весового коэффициента на входные отсчет можно представить в виде суммы частичных произведений постоянных коэффициентов Ь„ на значения произвольных разрядных чисел (х

min

+x.), а также и h на х.,;т- групп разрядов, на которые могут быть разбиты п - разрядные произвол шые числа (х.+ х,), а также

к , „в соответствии с равенством

V W

bnCxv-rt+Xv-zw+rP т.. Ь(х. +

l (l-i) (2)

35 лучения частичного произведения, которое для матричного умножителя, . например, примерно обратно пропорциональное разрядности - части пол- го

40

Xv-7M.

Аналогичное равентсво можно записать и для произведения . Если при разбиении получается,

что частное - есть число не целое,

-. При вьтислении элементов свертки

то Исходные числа следует дополнить 45 на входы адресов блока памяти вход- нулями {искусственно увеличить раз- ных отсчетов должны поступать коды, рядность) до получения целого значения этого частного.

Из равенства (2) следует, что, располагая значениями частичных про- 50 изведений, в которых произвольные числа имеют в m раз меньшую разрядность, чем исходное произвольное число, и осуществляя m дополнительных сложений полученных узловых зна- 55 формирования таких кодов является чений произведений со двигом право представление функции двух аргументов как суммы номера цикла и некоторой функции номера такта.

iHoro произвольного числа и в минимуме примерно равно времени обраще- . ния к постоянному запоминающему устройству.

значения которых в соответствии с формулой (1), например, должны являться функцией двух аргументов;

V - номера цикла вычисления полного значения свертки и п - номера такта вычисления элементов свертки. Одним из наиболее простых и экономичных по аппаратным затратам вариантам

п

на (1-1) - разрядов, получим зна- ст

чение полного произведения. Таким образом,свертку можно вычислить в соответствии с выражением

М-1 т

O- l

м v

У

.

(3)

П--0 (-1

+ h .X -5-Z.h.X.l

Частные произведения h(x + + i и .y. не зависят от масштаба частей полных произведений. Поэтому для получения этих частичных произведений может быть

использована одна и та же аппаратура, то/гько враз меньшей разрядности. Это позволяет, в частности, в качестве блока, реализующего операцию Ь Сх.,.,); и h,. X .„., использовать постоянное запоминающее устройство. Применение такого устройства при получении полных произведений мнЬгоразрядных постоянных

коэффициентов на произвольные много-- разрядные числа из-за требуемой в этом случае слишком большой емкости постоянного запоминающего устройства совершенно неприемлемо, Увеличе1ние в 1,5 раза времени получения полного произведения, вычисляемого в соответствии с равенством (2) при параллельной обработке, компенсируется значительно меньшим временем получения частичного произведения, которое для матричного умножителя, . например, примерно обратно пропорциональное разрядности - части пол- го

40

iHoro произвольного числа и в минимуме примерно равно времени обраще- . ния к постоянному запоминающему устройству.

на входы адресов блока памяти вход- ных отсчетов должны поступать коды,

формирования таких кодов является представление функции двух аргументов как суммы номера цикла и некоторой функции номера такта.

значения которых в соответствии с формулой (1), например, должны являться функцией двух аргументов;

V - номера цикла вычисления полного значения свертки и п - номера такта вычисления элементов свертки. Одним из наиболее простых и экономичных по аппаратным затратам вариантам

n

m

чисел

(V-n V-M,- при вычислении свертки по формуле (3) в силу применяемого основания счисления может быть избрана из ряда 2/4, 6, 8 и т.п. При этом количество обрабатываемых произведений Ь„ (х.); и h, - X ,, .,. пропорционально

2-2m

применение

V- M.i

, что делает нецелесообразным

гч

6 вследствие

n

-- более m

большого количества комбинаций упомянутых произведений. Разрядность входных отсчетов обычно задается кратным тетраде 8, 12, 16 и т.п. Учи- тьгаая последнее обстоятельство, наи- более приемлемым в этом случае следует считать потетрадную обработку

n й.

На фиг. 1 представлена блок-схема цифрового фильтра; на фиг. 2 - блок- схема блока фильтра ции; на фиг. 3 - то же, блока управления; на фиг.. 4 и 5 - временные диаграммы работы цифрового фильтра.

Устройство содержит блоки 1-4 фильтрации блока 5 управления (фиг.1). Блоки 1-4 фильтрации (фиг.2 состоят из узла 6 памяти (входных отсчетов), первого регистра 7, первого сумматора 8, второго регистра 9, первого мультиплексора 10, узла 11 постоянной памяти (узловых значений произведений), второго мультиплексора 12, накапливающего сумматора 13, третьего регистра 14, третьего мультиплексора 15, счетчика 16, узла 17 постоянной памяти, счетчика 18, второго сумматора 19 и счетчика 20.

Блок 5 управления (фиг.З) содер- ,жит первьй 21, второй 22 и третий. 23 мультиплексоры, первый 24 - четвертый 27 регистры, сумматор 28, пятый регистр 29, четвертый мультиплексор 30, триггер 31, элемент И 32 счетчик 33 узел 34 постоянной памяти и элемент ИЛИ-НЕ 35.

На фиг. 5 изображены временные диаграммы работы блока коммутации в режиме обработки двух 8-разрядных независимых информащй (а-ж) и четырех 4-разрядных независимых инфор418756

маций

4

10

15

- 20

25

|

30

35

40

45

50

55

(3... м), где а - сигнал записи в первый регистр; б - сигнал записи во второй регистр; в - сигнал записи в третий регистр; г - сигнал записи в четвертый регистр; д - сигнал записи в пятый регистр; е - сигнал считьшания с управляемого выхода пятого регистра; ж - управляющий сигнал первого мультиплексора; з - сигнал записи в первый регистр;, и - сигнал записи во второй регистр; к - сигнал записи в третий регистр; и - сигнал записи в четвертый регистр; м - управляюций сигнал четвертого мультиплексора.

В установившемся режиме цифровой фильтр работает следующим образом.

В памяти 6 блоков -4 фильтрации записаны все значения входных отсчетов, необходимых для вычисления свертки. Импульс; Такт (фиг.Да) поступает на счетный вход счетчика 16, выходной код которого определяет последовательность работы составных частей устройства. Импульс Цикл (фиг.4б) поступает на входы сброса счетчиков 16, 20 и сбрасьшает их в нулевое состояние (тем самым происходит синхронизация работы относительно запускающего импульса), а также поступает на счетньй вход счетчика 18 и изменяет его выходной код на 1. Б первом такте работы этот код плюс 1 (выходной код счетчика

16,переданный один к одному узлом 17 постоянной памяти появляется на выхода сумматора 19 и является адресом ячеек узла 6 памяти, в которые записьюается входной отсчет, поступающий на его вход данных (шина Бход), поскольку также на вход управления узла 6 с первого командного выхода поступает команда (фиг.4д), разрешающая запись входной информации. Начиная с второго, такта работы

и до конца цикла вычисления свертки, эта комадда исчезнет, а узел 6 памяти переводится в режим чтения записанной в нем информации. До третьего такта первый регистр 7 находится в нулевом состоянии, поскольку он сброшен в первом такте работы командой с первого командного выхода узла

17,а записывающие в него данные положительные фронты импульсов с вы- хода 1 разряда первого счетчика 16 появляются с начала третьего такта. Отрицательный фронт этих импульсов.

10

Который появляется в начале четвер- foro такта, записывает во второй ре- 1ристр 9 данные с выхода первого сумматора 8, определянщие только центральный входной отсчет (х., ,,.) ; в

. V ПЧ 1

соответствии с формулой (3), посколь ку состояние nejjBoro регистра 7 Нулевое, а с второго сумматора 19 на лок поступает адрес этого отсчета. алее во второй регистр 9 записывает- :я сумма двух входных отсчетов |Сх.„) и- (х. соответствии t формулой (3). поскольку в первьй регистр 7, начиная стретьего такта,пе-15 |реписьшаются из блока 6 входные отсчеты (),. Адреса записанных в блоке fe входных отсчетов ( )-, (xy. , (х.,) определяются последователь- |й)1м увеличением значения входного |сода узла 17 и выбранным законом его преобразования, реализуемого в этом ёл0ке. Закон преобразования кода узлом 17 выбирается таким, чтобы почения произведений и коды из знаков последовательно поступают на второй мультиплексор 12, на вход управления g которого поступает выходной код

младшего разряда счетчика 16. На вьр- ходах данных второго мультиплексора 12 последовательно появляются узловые значения произведений, сдвинутые вправо на О либо на 2 разряда, так как один блок фильтрации обрабатьшает 4-разряднуто информацию и на вход блока 11 поступают либо два старших либо дна младших разряда.

Накали&аклций сумматор 13 до начала пятого такта находится ,в нулевом состоянии, поскольку с командного вьгхода узла 17 на его вход сброса 20 поступает команда сброса (фиг.Аж). начиная с пятого такта, поступающие на вход данные накапливающего сумматора 14 даннь1е с второго мультиплексора 12 накапливаются в этом суммалучить на выходе данных второго сум- 25 торе. Накапливаемая сумма фиксирует- матора 19 адресов, обеспечивающих ся в моменты времени, определяемые последовательное попарное считьгаание тактовыми импульсами, поступающими из узла 6 входных отсчетов сумма ко- на вход управления суммирования на- торых должна умножаться на один и капливакщего сумматора 13. В момент тот же весовой коэффициент. 30 времени, когда на командном выходе

Данные с второго регистра 9 посту- узла 17 появится команда (фиг.4з) пают на входы данных первого мультиплексора. 10, на вход управления которого поступает выходной код первого разряда счетчика 16, и на выходах первого мультиплексора 10 в каждом такте работы появляются равные по количеству разрядов группы кодоВ (по две группы на одни выходные данные регистра 9). Эти группы последователь 40 вход блока управления и запускаю- но поступают на первый вход данных Щей этот блок. Информация с третйе- узла 11, на другой вход данных кото- го регистра 14 считывается в момент рого поступает выходной код счетчи- поступления команды у4 (у1, у2, уЗ ка 20, на счетный вход которого по- в зависимости от блока фильтрации).

45 Информация будет по четыре разряда через мультиплексор 15, на управляюсчитывания с накапливающего сумматора, в накапливающем сумматоре образуется значение свертки. Отрицатель- 2g ным фронтом этого импульса (фиг.4з) информация с накапливакщего сумматора поступает в третий регистр 14. Эта же команда является командой у5, поступающей на первьй управляю

ступают импульсы с четвертого командного выхода узла 17 (фиг.4а). Код, поступающий на второй вход узла 11, определяет весовой коэффициент, на которьй происходит умножение вьрсодных данных второго регистра 9. Старший разряд выходных данных узла 11 является знаковым. На остальных )азрядах выходных данных узла 11 вьщаются либо в прямом, либо

щие входы которого поступают два младших разряда счетчика 16 (фиг.Лв, г), поступать на вход блока управ- 50 ления...

При появлении следующего импульса Цикл поступающий на вход узла 6 новый входной отсчет запишется вместо самого раннего по времени входв дополнительном коде, в. зависимости55 отсчета в те же ячейки, в кото- от знака весовых коэффициентов узло- рые последний бып записан. Далее вые значения произведений Н„(хл.+ работа блоков фильтрации происходит + xn, и hy-x,). . в соответст- аналогично описанному циклу вычис- вии с равенством (2). Узловые зна- ления свертки, рассмотренному вьшге.

чения произведений и коды из знаков последовательно поступают на второй мультиплексор 12, на вход управления которого поступает выходной код

младшего разряда счетчика 16. На вьр- ходах данных второго мультиплексора 12 последовательно появляются узловые значения произведений, сдвинутые вправо на О либо на 2 разряда, так как один блок фильтрации обрабатьшает 4-разряднуто информацию и на вход блока 11 поступают либо два старших либо дна младших разряда.

узла 17 появится команда (фиг.4з) вход блока управления и запускаю- Щей этот блок. Информация с третйе- го регистра 14 считывается в момент поступления команды у4 (у1, у2, уЗ в зависимости от блока фильтрации).

считывания с накапливающего сумматора, в накапливающем сумматоре образуется значение свертки. Отрицатель- ным фронтом этого импульса (фиг.4з) информация с накапливакщего сумматора поступает в третий регистр 14. Эта же команда является командой у5, поступающей на первьй управляю

щие входы которого поступают два младших разряда счетчика 16 (фиг.Лв, г), поступать на вход блока управ- ления...

При появлении следующего импульса Цикл поступающий на вход узла 6 новый входной отсчет запишется вместо самого раннего по времени вход7

Импульс у5 из блока фильтрации подается на S-вход триггера 31 блока 5 управления и опрокидывает триггер в единичное состояние, тем самым разрешая прохояодение импульсов Такт через элемент И 32 на счетчик 33, выходной код которого поступает на первьй вход узла 34 постоянной памяти. На второй и третий входы узла 34 поступают импульсы у6 и у7, выбирающие режим работы фильтра. Если у6 1 и у7 1, то фильтр обрабатывает 16-разрядный сигнал. Если у6 0 а у7 1, то фильтр обрабатьюает два независимьтх 8-разрядных сигнала.Если у6 1, у7 О, то фильтр обрабатывает четыре независимых- А-пячпягг- ных сигнала. Если у6 О и у7 О, то на выходе элемента ИЛИ-НЕ 35 появляется единица, поступающая на R- вход триггера и сбрасьгоающая его в нулевое состояние. Этот же сигнал сбросит сч етчик 33 и пятьй регистр 29 в нулевое состояние. Таким образом, при у6 О и у7 О блок 5 управления не работает.

При обработке 16-разрядной информации информация из третьего.регистра блока 1 фильтрации переписьтает- ся на 34 такта в регистры 24-27 при наличии импульса 1 (фиг.4и). С выходов регистров 16-разрядное слово поступает на первьй вход сумматора, на второй вход которого подается -сигнал с прямого выхода пятого регистра, которьй в данный момент равен нулю. Сумма запишется в регистр 5 отрицательным фронтом сигнала, разрешающего запись (фиг.4с). При появлении сигнала у2 информация с третьего регистра блока 2 фильтрации переписывается в регистры 25-27, за три такта 4;младших разряда не переписываются. За четвертый такт старший знаковый разряд с выхода регистра 25 перепишется через мультиплексор 21, на который поступил управлякщий сигнал (фиг.4у), в регистр 24 во все 4 разряда. 16-разрядная информация объединится на сумматоре с содержимым регистра 29 и запишется в тот же регистр. Информация с блока фильтрации записывается в регистры 26 и 27, а старший знаковьй разряд сначала запишется в регистр 25, а затем в регистр 24. Из блока 4 фильтрации берутся только четьфе старших разряда информации

и записьгоаются в регистр 27, а в . регистры 26, 25 и 24 за три такта перепишется знаковьй разряд. После объединения информации из всех блоков фильтрации на пятьй регистр 29 поступает сигнал, разрешающий считывание отфильтрованного сигнала с управляемого выхода через мультиплексор 30.

При обработке двух 8-разрядных входных информации отличия- в работе фильтра будут только в работе блока управления. Предлолагается, что на

блоки 1 и 2 фильтрации поступает один 8-разрядньй сигнал, а на блоки 3 и 4 фршьтрации - другой.

При появлении сигнала 1 информация с третьего регистра 24 блока

1 фильтрации через мультиплексор 15 перепишется в регистры 24-27 за четыре такта и затем 16-разрядное слово через сумматор 28 запишется в регистр 29. При появлении сигнала 2 информация из блока 2 записывается в регистры 25 - 27. Во время записи информации в регистр 26 старший знаковьй разряд из регистра 25 через KOMSjyTaTop 21 перепишется во

все четыре разряда регистра 24. При этом четыре младших разряда информации с блока 2 отбрасьюаются. 16-разрядное слово с регистров 24-27 объединяется с информацией, записанной в регистре 29, на сумматоре 28 и сумма запишется в регистр 29. С йриходом сигнала, зазрешающего считывание с управляемого выхода регистра 29 (фиг.5е), отфильтрованной сигнал вьщается через мультиплексор 30. Информация с блоков 3 и 4 обрабатывается аналогично.

При обработке 4 -разрядньк сигналов блоки 1-4 фильтрации обрабатьшают независимые информации. С приходом импульса 1 информация с третьего регистра 14 и блока 1 переписывается за четыре такта в регистры 24 - 27 и затем 16-разрядное слово сразу через

мультиплексор 30, на которьй поступил управляющий сигнал (фиг.5м), выдается потребителю. Аналогично обрабатывается информация с блоков 3 - 5.

После вьщачи отфильтрованных сигналов во всех трех случаях сигналы 6 и у7 становятся равными О, отклюая весь блок и обнуляя счетчик 33 регистр 29.

Формула изобретения

I Цифровой фильтр, содержащий пер- бьй блок фильтрации, информационный Вход которого, является первым информационным входом фильтра, первым и вторым тактовши входами которого яв- дяются соответственно первые и втогистра подключен к первому информационному входу первого мультиплексора, выход третьего регистра подклю5 чен к первому информационному входу второго мультиплексора, второй инфор- мационньй вход которого соединен с вторыми инфopмaцИoнньn ш входами первого и третьего мультиплексоров, рыв тактовые входы первого блока.фильт- Ю информационным входом четвертого ации, отличающийся тем, регистра и является информационным что,с целью упрощеиия фильтра, он содар входом блока управления, выход триг- )кит вт орой, третий и четвертый бло- си фильтрации и блок управления, 1нформационный вход которого под- 15 (слючен к выходам первого, второго, третьего и четвертого блоков фильтрации, входы синхронизации вьщач которых подключены соответственно к пер

рому, второму, третьему и четверто- 20 входам соответственно с первого по Цу выходам блока управления, пятый четвертый мультиплексоров и являются ьпсод которого является информационным выходом фильтра., вторым, тре- гьим и четвертым информационными входами которого являются входы соотгера подключен к первому входу элемента И, выход которого подключен к счетному входу счетчика, информационный выход которого подключен к адресному входу узла постоянной памяти, выходьь с первого по четвертьй которого подключены к управлягацим

выходами соответственно с первого по четвертьй блока управления, входом окончания вычислений которого

25 является первый установочный вход триггера, второй установочный вход которого соединен с входом обнуления счетчика, входом обнуления пятого регистра и подключен к вьтходу

ветственно второго, третьего и четвертого блоков фильтрации, первые и вторые тактовые входы которых подключены соответственно к первому и второму тактовым входам фильтра, первым и вторым входами режима которого являются соответственно первый и второй входы режима блока управления, вход ькончания вычислений и тактовый

вход которого подключены соответствен- 35 ветственно первым и вторым входами

но к выходу окончания вычислений четвертого блока фильтрации и первому тактовому входу фильтра, причем блок управления, содержит четыре мультиштексора, пять регистров, сумматор, узел постоянной памяти, триггер, элемент И, счетчик и элемент ИЛИ-НЕ, выходы первого, второго и третьего мультиплексоров подключены к информационным входам соответственно первого, второго и третьего регистров, выход четвертого регистра соединен с выходом первого, второго, третьего и четвертого регистров и подключен к первому информационному входу третьего мультиплексора, первому информационному входу четвертого мультиплексора и первому входу сумматора, выход которого подключен к информационному входу пятого регистра, выход которого подключен к второму информационному входу четвертого мультиплексора и второму входу сумматора, выход второго регистра подключен к первому информационному входу первого мультиплексора, выход третьего регистра подключен к первому информационному входу второго мультиплексора, второй инфор мационньй вход которого соединен с вторыми инфopмaцИoнньn ш входами первого и третьего мультиплексоров, информационным входом четвертого регистра и является информационным входом блока управления, выход триг-

гера подключен к первому входу элемента И, выход которого подключен к счетному входу счетчика, информационный выход которого подключен к адресному входу узла постоянной памяти, выходьь с первого по четвертьй которого подключены к управлягацим

входам соответственно с первого по четвертый мультиплексоров и являются

выходами соответственно с первого по четвертьй блока управления, входом окончания вычислений которого

является первый установочный вход триггера, второй установочный вход которого соединен с входом обнуления счетчика, входом обнуления пятого регистра и подключен к вьтходу

элемента ИЛИ-НЕ, первый и второй Входы которого соединены с входом соответственно первого и второго разрядов управляющего входа узла постоянной памяти и являются соотрежима блока управления, тактовым входом которого является второй вход элемента И, выходы с пятого по восьмой узла постоянной памяти подключены к тактовьм входам соответственно с первого по четвертый регистров, а выход четвертого мультиплексора является пятым выходом блока управления, при этом каждьй блок фильтрации содержит узел памяти, два узла постоянной памяти, два сумматора, накагшивакйций сумматор, три счетчика, три мультиплексора и три регистра, причем вьйсод блока фильтрации подключей к первому входу первого сумматора и информационному входу первого регистра, выход которого подключен к входу первого сумматора, выход ко торого подключен к информационному

входу второго регистра, вьгход которого подключен к информационному входу первого мультиплексора, выход которого подключен к первому адресному входу первого узла постоянной

11

инфopмaциoннo fy входу второго мультиплексора, выход которого подключен к информационному входу накапливающего сумматора, выход которого подключен к информационному входу третьего регистра, выход которого подключен к информационному входу третьего мультиплексора, управляющий вход которого соединен с адресным входом второго узла постоянной памяти и подключен к информационному выходу первого счетчика, первый выход второго узла постоянной памяти подключен к входу разрешения вьщачи информации накапливающего сумматора и первому входу второго лумматора, выход которого подключен к адресному входу узла памяти, вход управления данных считывания которого соединен с входом разрешения приема первого регистра и подключен к второму выходу второго узла постоянной памяти, третий выход которого подключен к счетному входу второго счетчика, информационньй выход которого подключен.к второму адресному входу первоВхоВ

Вход.

Вход.

41875612

го узла постоянной памяти, четвер- тьй выход второго узла постоянной памяти подключен к входу разрешения приема третьего регистра и является выходом окончания вь1числений блока фильтрации, входом синхронизации выдачи которо го является вход разрешения выдачи третьего регистра,

10 счетньй йход первого счетчика соединен с тактовым входом накапливающего сумматора и является первым тактовым входом блока фильтрации, вторым тактозьм входом которого являются

15 соединенные между собой входы обнуления первого и второго счетчиков, счетньй вход третьего счетчика, ин- . формационньй выход которого подключен к второму входу второго суммато20 ра, выход переноса первого счетчика - к тактовым входам первого и второго регистров и управляющим входам первого и второго мультиплексоррв, вы- ход третьего мультиплексора являет25 ся информационным выходом блока филь трации, информационным входом которого является информационный вход

узла памяти.

У/

Bbjxod

.УЗ

. У

W

Фи.7

Фи5.5