ТРЕХКАНАЛЬНЫЙ РЕЗЕРВИРОВАННЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ НА ДВА Советский патент 1996 года по МПК G06F11/18 H03K23/00 H05K10/00 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в различных устройствах автоматики повышенной надежности.

Целью изобретения является исключение сбоев в каналах делителя при рассинхронизации входных импульсов.

На фиг. 1 приведена функциональная схема одного канала делителя; на фиг. 2 временная диаграмма его работы.

Каждый канал делителя содержит первый IK-триггер 1, второй IK-триггер 2, элемент НЕ 3, мажоритарный элемент 4, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5, вход 6 канала, выход 7 канала, обменный входы 9 и 10 канала, выход 8 и входы 9 и 10 используются для связей между тремя каналами (на фиг. 1 изображен один из идентичных каналов).

Делитель работает следующим образом. Допустим, что в исходном состоянии прямые выходы IK-триггеров 1 и 2 всех трех каналов имеют состояние соответственно "0", "0" и "0", а поступающие входные импульсы имеют длительность τ_и и рассинхронизацию относительно первого канала tx2расс

для второго канала и tx3расс для третьего канала (см. фиг.2). По передним фронтам входных импульсов прямые выходы триггеров, являющихся основными, переводятся в состояние "III" (см. сигналы прямых выходов Qjcy1, Qjcy2, Qjcy3, на фиг.2). Триггеры 1, являющиеся дополнительными, при этом блокируют сигнал на выход 7, чем исключают образование сигнала обратной связи через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5, в результате чего нарушения фазирования триггеров 2 между каналами не происходит. По задним фронтам входных импульсов переводятся в состояние "111" прямые выходы дополнительных IK-триггеров 1 (см. сигналы прямых выходов Qдоп1, Qдоп2, Qдоп3 на фиг. 2). Аналогично по передним фронтам вторых входных импульсов прямые выходы IK-триггеров 2 переводятся в состояние 000, а по задним фронтам входных импульсов переводятся в состояние 000 прямые выходы дополнительных IK-триггеров 1. При этом на выходе 7 образуется в соответствии с функцией мажоритарного элемента 4 сигнал, который соответствует делению на два (см. выходной сигнал на фиг.2).

Допустим, что на входе 6 первого канала появился импульс помехи, нарушающий фазировку IK-триггеров 1 и 2 первого канала относительно двух других. В этом случае сигналы с выхода мажоритарного элемента 4 и с инверсного выхода дополнительного IK-триггера 1 первого канала совпадают, и на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 формируется сигнал запрета счета. В результате в момент прихода переднего фронта входного импульса первого канала основной IK-триггер 2 не меняет своего состояния. Не меняет своего состояния и дополнительный IK-триггер 1 в момент прихода заднего фронта входного импульса первого канала. Во втором и третьем каналах происходит переключение IK-триггеров 1 и 2 по соответствующим фронтам входных импульсов. Таким образом, во всех трех каналах на прямых выходах IK-триггеров 1 и 2 образуются сигналы одинакового уровня, т.е. происходит фазирование первого канала под правильную работу двух других (см. стрелки над сигналами прямых выходов Qосн1

и Qдоп1 на фиг.2).

Допустим теперь, что на входе второго канала прошел импульс помехи, нарушающий фазировку IK-триггеров 1, и 2 второго канала относительно двух других. В этом случае также сигналы с выхода мажоритарного элементам 4 и с инверсного выхода дополнительного IK-триггера 1 второго канала совпадают по уровню, и на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 формируется сигнал запрета счета. Поскольку входной импульс в первый канал по времени поступает раньше, чем во второй и в третий, основной IK-триггер 2 первого канала переключается по переднему фронту, а дополнительный IK-триггер 1 сохраняет свое состояние до прихода заднего фронта входного импульса. Но, поскольку передний фронт входного импульса во втором канале приходит раньше заднего фронта входного импульса первого канала, сохраняются условия фазирования, так как изменения уровня сигнала на выходе мажоритарного элемента 4 еще не произошло. В результате IK-триггеры 1 и 2 второго канала не изменяют своего состояния по соответствующим фронтам входного импульса, и на прямых выходах IK-триггеров 1 и 2 всех каналов образуются сигналы одинакового уровня, т.е. происходит фазирование второго канала под правильную работу двух других (см стрелки над сигналами прямых выходов Qосн2

и Qдоп2 на фиг.2), а на выходе 7 образуется в соответствии с функцией мажоритарного элемента 4 сигнал, который соответствует делению на два.

Аналогично происходит фазирование IK-триггеров 1 и 2 третьего канала, если на него поступил импульс помехи.

В общем случае условия фазирования будут сохранены, если будет выполняться соотношение t_расс<τ_ио. Величина t_расс, как правило, определяется неодинаковым временем распространения сигнала в каждом из каналов от входа логического элемента (или их совокупности) до его выхода, поэтому выполнение этого соотношения не представляет никаких трудностей.

Таким образом, введение в каждый канал трехканального резервированного делителя частота на два дополнительного IK-триггера и элемента НЕ позволило повысить надежность работы и сохранить условия фазирования при рассогласовании входных импульсов между каналами.

Изобретение относится к автоматике и вычислительной технике и может быть использовано в различных устройствах автоматики повышенной надежности. Целью изобретения является исключение сбоев в каналах делителя при рассинхронизации входных импульсов. Каждый канал делителя содержит первый 1 и второй 2 IK-триггеры, элемент НЕ 3, мажоритарный элемент 4, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5, вход 6 канала, выход 7 канала. В делителе обеспечивается фазирование сигналов во всех каналах при рассинхронизации входных импульсов, достигающей продолжительности самих импульсов, и при действии кратковременных помех на вход одного из каналов. 2 ил.

Трехканальный резервированный делитель частоты на два, содержащий в каждом канале первый IK-триггер, мажоритарный элемент и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, подключенный входами к выходу мажоритарного элемента и инверсному выходу первого IK-триггера, прямой выход которого соединен с одним из входов мажоритарного элемента данного канала и одноименными входами мажоритарных элементов соседних каналов, а выходы мажоритарных элементов являются выходами каналов, отличающийся тем, что, с целью исключения сбоев в каналах делителя при рассинхронизации входных импульсов, в каждый канал делителя введены второй IK-триггер и элемент НЕ, подключенный выходом к входу синхронизации первого IK-триггера, I- и K-входы которого соединены соответственно с прямым и инверсным выходами второго IK-триггера, вход канала связи с входом синхронизации второго IK-триггера и входом элемента НЕ, а выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к I- и K-входам второго IK-триггера.