Устройство для измерения сопротивления и емкости электрических и сигнальных сетей относительно земли Советский патент 1988 года по МПК G01R27/18 

Л

со

о

О)

Изобретение относится к электроизмерительной технике и служит для повышения помехозащищенности передаваемого по контролируемой сети информационного сигнала от спектра контролирующего сигнала. Устройство содержит генератор 1 импульсов, образцовый резистор 2, конденсатор 3, программный блок 6, блок 7 фиксации уровней. Введение конденсатора 4, развязывающего блока 5, вычислителя 8, аналоговых ключей 9 и 10, индикаторов И и 12, блo(a 13 коррекции и образование новых функциональных связей позволяет использовать контролирующий сигнал специальной формы. В описании приведены примеры реализации генератора 1 импульсов, развязывающего блока 5, програм шого блока 6, блока 7 фиксации уровней, вычислителя 8 и блока 13 коррекции. 6 з.п.ф-лы, 7 ил. с с/)

фаг. /

Изобретение относится к электроизмерительной техтшке и может быть использовано для измерения сопротивления и емкости электрических или сигнальных сетей относительно земли.

Цель изобретения - повышение помехозащищенности передаваемого по контролируемой сети информационного сигнала от спектра контролирующего сиг- нала за счет использования контролирующего сигнала.специальной формы.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - схема раз- вязываюцего блока; на фиг. 3 - фун- кциональная схема программного блока; на фиг. 4 - функциональная схема блока фиксации уровней; на фиг. 5 - функциональная схема вычислителя; на фиг. 6 - функциональная схема блока коррекции; на фиг. 7 - диаграммы напряжений в основных точках устройства.

На фиг. 1 обозначены генератор 1 импульсов, образцовый резистор 2, первый 3 и второй 4 конденсаторы, развязывающий блок 5, программный блок 6 блок 7 фиксации уровней, вычислитель 8, первьпг 9 и второй 10 аналоговые ключи, первый 11 и второй 12 индика- торы, блок 13 коррек1щи, первая 14 и вторая 15 клеммы для подключения к объекту измерений, причем первый выход генератора 1 подключен к первому выводу резистора 2, второй вывод которого соединен с общей шиной, второй выход генератора 1 соединен с первым выводом первого конденсатора 3 второй вывод которого соединен с первой клеммой 14, первый вывод програм- много блока 6 соединен с первым вхо дом блока 7 фиксации уровней, второй выход программного блока соединен с входом генератора 1, первый вывод i второго конденсатора 4 соединен с вторым выходом генератора 1, а второй - с второй клеммой 15, третий и четвертый выходы программного блока 6 подключены соответственно к второму и третьему входам блока 7 фиксации уровней, первый, второй и третий выходы которого подключены соответственно к первому, второму и третьему входам блока 13 коррекции, первый, второй и третий выходы которого соедине- ны соответственно с первым, вторым и третьим входами вычислителя 8, четвертый, пятый и шестой входы которого подключены соответственно к первому, третьему и пятому выходам программного блока 6, шестой и седьмой выходы которого соединены с коммутирующими входами соответственно первого 9 и второго 10 аналоговых ключей, входы которых соединены соответственно с первым и вторым выходами вычислителя 8, а выходы - с входами соответственно первого 11 и второго 12 индикаторов, четвертый вход блока 13 коррекции соединен с третьим выходом программного блока 6, четвертый вход блока 7 фиксации уровней соединен с выходом развязывающего блока 5, первый и второй входы которого соединены соответственно с первой 14 и второй 15 клеммами.

На фиг. 2 обозначены первый 16 и второй 17 развязывающие конденсаторы и сумматор 18, причем первые выводы первого 16 и второго 17 развязывающих конденсаторов соединены соответственно с первым и вторым входами блока 5 а вторые - соответственно с первым и вторым входами сумматора 18, выход которого соединен с выходом блока 5.

Программный блок (фиг. З) содержи генератор 19 тактовых импульсов, с первого по пятый элементы 20-24 задержки, триггер 25 и первый 26 и второй 27 элементы И, причем выход генератора 19 соединен с входом каждого из элементов 20-24 задержки и счетным входом триггера 25, инверсный выход которого соединен с первыми входами первого 26 и второго 27 элементов И, вторые входы которых соединены с выходами соответственно четвертого 23 и пятого 24 элементов задержки, выходы первого 20, второго 21 и третьего 22 элементов задержки соединены соответственно с седьмым, первым и третьим выходами блока 6, выходы первого 26 и второго 27 элементов И соединены соответственно с пятым и шестым выходами блока 6, четвертый выход которого соединен с выходом пятого элемента 24 задержки и входом генератора 19.

На фиг. 4 обозначены первый 28, второй 29 и третий 30 аналоговые ключи и первый 31, второй 32 и третий 33 элементы аналоговой памяти, причем информационные входы первого 28, второго 29 и третьего 30 ключей соединены с четвертым выходом блока 7, управляющие входы - соответственно с первым, вторым и третьим входами блока 7, а выходы - с входами соответственно первого 31, второго 32 и третего 33 элементов памяти, выходы которых соединены соответственно с пер- вым, вторым и третьим выходами блока 7.

Вычислитель 8 содержит (фиг. 5) с первого по четвертый дифференциальные усилители 34-37, масштабный 38 усилитель, сумматор 39, квадратор АО первый блок 41 деления, триггер 42, второй 43 и третий 44 блоки деления, логарифмический усилитель 45, четвертый блок 46 деления, источник 47 опо ного напряжения, первый 48 и второй 49 аналоговые ключи и интегратор 50, причем первый вход вычислителя 8 соединен с инвертирующими входами первого 34 и второго 35 дифференциаль- ных усилителей, неинвертируюиц е входы которых соединены соответственно с вторым и третьим входами вычислителя 8, выход первого дифференциального усилителя 34 соединен с входами квадратора 40, масштабного усилителя 38 и первым входом первого блока 41 деления, выход которого соединен с первым входом четвертого дифференциального усилителя 37, выход кото- рого соединен с входом логарифмического усилителя 45, выход источника 47 опорного напряжения соединен с инвертирующим входом четвертого дифференциального усилителя 37, информа- ционным входом первого ключа 48 и первым входом сумматора 39, выход которого соединен с вторым входом вычислителя 8, а вход - с выходом второго блока 43 деления, первый вхо которого соединен с выходом четвертого блока 46 деления, а второй - с вторым входом первого блока 41 деления, первым выходом вычислителя 8 и выходом третьего блока 44 деления, пер- Bbrfi вход которого соединен с выходом квадратора 40, а второй - с выходом третьего дифференциального усилителя 36, инвертирующий вход которого соединен с выходом второго дифферен- циального усилителя 35, а неинвертирующий - с выходом масштабного усилителя 38, четвертый и пятый входы вычислителя 8 соединены с входами соответственно установки в 1 и установки триггера 42, инверсный выход которого соединен с управляющим входом первого ключа 48, выход которого соединен с входом интегратора 50 и

информационным входом второго ключа 49, управляющий вход которого соединен с шестым входом вычислителя 8 а выход - с выходом интегратора 50 и первым входом четвертого блока 46 деления, второй вход которого соединен с выходом логарифмического усилителя 45.

На фиг. 6 обозначены с первого по шестой аналоговые ключи 51-56, с первого по шестой аналоговые элементы 57-62 памяти, первьш 63, второй 64 и третий 65 дифференциальные усилители и триггер 66 со счетным входом, причем информа1Д1онные входы первого 51 и четвертого 54 ключей соединены с первым входом блока 13, информационные входы второго 52 и пятого 55 ключей соединены с вторым входом блока 13, информационные входы третьего 53 и шестого 56 ключей соединены с третьим входом блока 13, выходы ключей 5L-56 соединены соответственно с входами элементов 57-62 памяти, выходы первого 57, второго 58 и третьего 59 элементов пймяти соединены с инвертирующими входами соответственно первого 63, второго 64 и третьего 65 усилителей, выходы четвертого 60, пятого 61 и шестого 62 элементов памяти соединены с неинвертирующими входами соответственно первого 63, второго 64 и третьего 65 усилителей, выходы которых соединены соответственно с первым, вторым и третьим выходами блока 13, четвертый вход которого соединен со счетным входом триггера 66, прямой выход которого соединен с управляющими входами первого 51, второго 52 и третьего 53 ключей, а инверсный - с управляющими входами четвертого 54, пятого 55 и шестого 56 ключей.

Устройство работает следующим образом.

От генератора 1 тестовое двухпо- лярное напряжение пилообразной формы +Е (t) (фиг.7) последовательно через образцовый резистор 2 и конденсаторы 3 и 4 поступает одновременно на оба полюса контролируемой сети. При этом на импеданс изоляции выделяется информационный сигнал Uj (t) (фиг.7), напряжение которого в оперативной форме запишем в виде

+ - Р

Со + Сх

1

(I)

где GX С;//С

I / / (I

X

+ р

X

- эквивалентная емкость сети;

С + С - эквивалентная ем- 5 кость образцовых конденсаторов; R,(C+C)- постоянная времелох

,- 10

, R;//R J

R X RK

P ч- R f X f

ни переходного процесса уставов Ленин реакции сети на тестовое воздействие;

- эквивалентное со-15 противление изоляции сети;

К.

скорость нарастания фронтов тестового сигнала Е (t). Во временной форме напряжение

U.,(t) запишется тогда как

UK(t) ± К„ cVc,x( - ) ,(1 - ,) .(2)

Контролируемое сопротивление изоляции определяют исходя из измеренны в фиксированные моменты t, и t n-t, мгновенных значений информационного сигнала U(t,) Ux и U(t) U . Действительно, эти значения на основании (2) можно записать как

и,, ,(1 -

и..

. ,() - откуда имеем

1

1 -/db.

где п tj/t, 1 - любое действительное положительное число.

При п 2 решение уравнения (4) несложно при аппаратурной реализации. Величину сопротивления изоляции определяют из соотношения

R,

(5)

/к„/-с;72и,,- и,/

Уравнение преобразования (5) инвариантно к выбору длительности цикла изменения. Методическая погрешность определяется только погрешностью ус- таиовления отношения п , 2.

510

15

20

25

30

35

40

д

. 50

Это позволяет в широких пределах варьировать быстродействие измерения путем изменения частоты тестового генератора 1 без изменения схемы прештагаемого устройства.

Ннформационньп сигнал Ux( t), выделенный на полюсах контролируемой сети, поступает на оба входа развязывающего блока 5. При этом дифференциальная (относительно полюсов сети) составляющая сигнала, обусловленная изменениями рабочего напряжения сети и д, , взаимно компенсируется на выходе блока 5, а сумма синфазных информационных сигналов поступает на первый вход блока 7.

Процесс измерения синхронизируется программным блоком 6, на первом выходе которого имеется последовательность импульсов, поступающая на вход генератора 1 (фиг. 7) и переключающая полярность фронтов пилообразного напряжения ±Е (t), а на седьмом, первом и третьем выходах блока 6 - импульсы, фиксирующие моменты времени измерения мгновенных значений информационного сигнала U, (t;) - начальный t (фиг. 76), t, (фиг.7в) и , (фиг. 7г), поступающие на первый, второй и третий входы блока 7 соответственно. Три мгновенных значения напряжения U(t, ), где ,2,3, запоминаются на первом, втором и третьем выходах блока 7 на время периода измерения Т, (соответ - ственно и, (t), и (t,) и U (t,)) .

Измеренные мгновенные значения информационного сигнала поступают на первый, второй и третий входы блока 13 коррекции, где за полный цикл измерения (два полупериода генератора 1) определяется модуль их алгебраической суммы. На выходах блока 13 имеются тогда напряжения: UXQ /Ux(toi )/+/U(to;, )/ - на первом; U,|U,(t,,i )/-b/ u,(t,,;,, )/ - на втором; U,/U,(t,,; )/+/U,(t,,i,,)/ - на третьем.

Это позволяет за два полупериода работы устройства компенсировать на выходе блока однополярное напряжение ошибки измерения, обусловленное смещениями нулей реальных элементов схемы, а также инфранизкочастотной синфазной качкой рабочего напряжения сети (фиг. 7).

Блок 13 коррекции управляется последовательностью тактирующих ра-

713

боту устройства импульсов с второго выхода программного блока 6 (фиг. 7а). Сигналы с первого, второго и третьего выходов блока 13 коррекции поступают на первый, второй и третий входы вычислителя 8.

Вычислитель 8 определяет величину контролируемого сопротивления изоляции R на основании уравнения преобразования (5), используя в качестве аргументов измеренные перепады напряжений информационного сигнала и , и X, и Ux2 (фиг. 7л)t

-и, fU,, -и,„|,,,

и./и, -и,

(6)

2 г o I Емкость контролируемой сети определяют на основании алгоритма, выведенного из (3) и 5):

С. t

Кч

- С,

(7)

en /1 -,

I К„/ г

R,

Вычисленный в конце каждого цикла измерения параметр Ry является аргументом уравнения преобразования (7). На управляемые четвертый, пятый и шестой входы вычислителя 8 поступают синхронизирующие его работу импульсы соответственно с первого (фиг. 7в), третьего (фиг. 7г) и пятого (фиг. 7д) выходов программного блока 6.

В конце каждого цикла измерения напряжение, пропорциональное conpo-i тивлению изоляции R на основании (5), с первого выхода вычислителя 8 через открытый ключ 9 поступает на индикатор 11, ас второго выхода вычислителя 8 напряжение, пропорциональное емкости сети С на основании (7), через открытый ключ 10 поступае на индикатор 12. Управление ключами осуществляется с шестого (фиг. 7ж) и седьмого (фиг. 7з) выходов программного блока 6. На фиг. 7м,н приведены временные диаграм установления показаний индикаторов 11 и 12 в процессе измерения.

Развязываю1ций блок 5 (фиг. 2) обеспечивает гальваническую развязку устройства от постоянного рабочего напряжения контррлируемой сети Посредством разделительных конденсаторов 16 и 17. Кроме того, симметричт ное подключение устройства к обоим полюсам сети обеспечивает на выходе

8

сумматора 18 компенсацию дифферен-- циальной составляющей рабочего напряжения сети Upqg и бросков напряжений

10

15

20

25

30

35

40

,c

50

5

полюсов сети в динамических режимах и в режимах включение-выключение рабочего напряжения. Синфазный (относительно полюсов сети) информационный сигнал Uj(t) при этом усиливается в два раза.

Программный блок 6 (фиг. 3) работает следующим образом. Генератор 19 тактовых импульсов вырабаты- вает импульсную последовательность (фиг. 7а)синхронизующую работу генератора 1 и элементов 20-24 задержки блока 6. При этом на седьмом, первом и третьем выходах блока формируются одиночные импульсы в моменты t, и , соответственно (фиг. 76, в, г), стробирующие процесс фиксации мгновенных значений информационного сигнала U(t) в локе 7. На пятый и шестой выходы программного блока 6 управляющие импульсы поступают только в четные полупериоды работы устройства, что обеспечивается разрешающим сигналом с выхода триггера 25 (фиг. 7е) на элементы И 26 и 27. Импульсы с пятого и шестого выходов блока 6 (фиг. 7ж, з) управляют ключами 9 и 10 соответственно и разрешают прохождение в конце каждого цикла измерения результатов вычисления контролируемых параметров R, и С на выходные индикаторы устройства. Импульсы с четвертого выхода блока 6 инхронизируют работу вычислителя 8 и тактового генератора 19 (фиг.7д).

В блоке 7 (фиг. 4) осуществляется фиксация трех мгновенных значений апериодического информационного сигнала l(t,), U,(t, ) и U,(C,2.t,) через ключи 28-30 на входы элементов 31-32 аналоговой памяти соответственно .

Вычислитель 8 (фиг. 5) реализует уравнения преобразований (5) и (7). На первый, второй и третий входы блока 8 поступают напряжения, пропорциональные аргументам системы уравнений (6), а на четвертый, пятый и шестой входы - имульсы,синхронизи- руюцие его работу. При этом на пер- вом и втором выходах вычислителя 8 в конце каждого цикла измерения выделяются напряжения, пропорциональные текущим значениям контролируе913

Nbix сопротивления изоляции R и емкости сети С соответственно.

Вычислитель 8 работает следующим образом. Напряжения U, и Ц, являющиеся аргументами уравнения преобразования (5), определяются на выходах первого ЗА и второго 35 дифференциальных усилителей. Напряжение пропорциональное искомому сопротив- лению изоляции R, имеется на выходе системы решающих блоков: квадратора ДО, маспггабного усилителя 38, третьего дифференциального усилителя 36 и третьего блока 4Д деления,, реализующих алгоритмы преобразования ( 5).

Емкость сети С определяется на втором выходе вычислителя 8 в виде пропорционального ей напряжения на основании алгоритма (7). При зтом знаменатель уравнения преобразования (7) определяется на выходе систе MJ решающих блоков: первого блока 41 деления, четвертого дифференциаль ного усилителя 37 и логарифмирующего усилителя 45. Аргументами системы блоков являются напряжение U, напряжение - результат вычисления эквивалентной изоляции К сети с перво- го выхода блока 8 и опорное напряжение и„ с выхода источника 47. , оп,

Значение числителя уравнениЯ| (7;

имеется на выходе интегратора 50, подключенного к источнику 47 опорно- го напряжения в течение интервала Т t,-tn.3TO обеспечивается управИ Ц г 1 и

ляемым ключом 48 и триггером 42 с установочными входами, управляемым синхроимпульсами с первого и третье- го выходов программного блока 6 (фиг. 76, в). Окончательно алгоритм преобразования (7) реализуется на выходе системы решающих блоков: четвертого 46 и второго 43 блоков де- ления и сумматора 39. В конце каждого полупериода измерения интегратор 50 сбрасывается в нулевое состояние посредством ключа 49, управляемого синхроимпульсом с четвертого выхода программного блока 6 (фиг.7д). Это необходимо для подготовки интегратора 50 к новому полупериоду измерения

Блок 13 коррекции (фиг.Ь) предназначен для компенсации напряжения ошибки и (фиг. 7и) измерения уровней информационного сигнала U(t), вызванного процессом медлен

5

0 5 О

с

О з Q

5

10

но протекающего перераспределения рабочего напряжения сети между полюсами в динамических режимах коммутации потребителей с несимметричной изоляцией полюсов и дрейфом нулей реальных усилительных элементов схемы. Коррекция осуществляется за два полупериода работы схемы, причем в четные полупериоды открыты ключи 51-53 блока 13 и мгновенные значения информационного сигнала }(t ), U(t ) и U)( ( . t ,) запоминаются элементами 57-59 аналоговой памяти соответственно, а в нечетные значе- нйя U( ),U,( ) и U,(.tV ) че- рез ключи 54-56 запоминаются элементами 60-62 аналоговой памяти. Управление ключами осуществляется с противофазных выходов триггера 66 со счетным входом, переключающегося синхроимпульсами с второго выхода программного блока 6 (фиг. 7а). При этом запомненные информационные сигналы с выходов первой и второй группы элементов 57-59 и 60-62 аналоговой памяти поступают на дифференциальные входы соответствующих усилителей 63-65 в противофазе. Это обеспечивает удвоение уровня информационных сигналов в соответствующие моменты to, t,, ,, измеренные в четные и нечетные полупериоды работы устройства, а также компенсирует на выходах дифференциальных усилителей 63-65 синфазное напряжение ошибки DOUJ (фиг. 7к).

Формула изобретения

11

блока соединен с входом генератора импульсов, отличающееся тем, что, с целью повышения помехозащищенности передаваемого по контрлируемой сети информационного сигнала от спектра контролируемого сигнала, в него введены второй конденсатор, развязывающий блок, блок коррекции, вычислитель, первый и второ аналоговые ключи, первый и второй индикаторы и вторая клемма для подключения к объекту измерений, причем первый вывод второго конденсато ра соединен с вторым выходом генератора импульсов, а второй - с второй клеммой для подключения к объекту измерений, третий и четвертый выходы программного блока подключены соответственно к второму и третьему входам блока фиксации уровней,первый, второй и третий выходы которого подключены соответственно к первому, второму и третьему входам блока коррекции, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами вычислителя, четвертый, пятый и шестой входы котррого подключены соответственно к первому, третьему и пятому выходам программного блока, шестой и седьмой выходь которого соединены с коммутирующими входами соответственно первого и второго аналогового ключей, входы которых соединены соответственно с первым и вторым выходами вычислителя, а выходы с входами соответственно первого и второго индикаторов, четвертый вход блока коррекции соединен с третьим выходом программного блока, четвертый вход блока фиксации уров-г ней соединен с выходом развертывающего блока, первый и второй входы которого соединены соответственно с первой и второй клеммой для подключения объекта измерения,

0

5

0

5

06

0

5

0

5

0

5

не1ы соответственно с первым и вторым входами блока, а вторые - соответственно с первым и вторым входами сумматора, выход которого соединен с выходом блока.

из элементов задержки и счетным входом триггера, инверсный выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых соединены с выходами соответственно четвертого и пятого элементов задержки, выходы первого, второго и третьего элементов задержки соединены соответстве1г- но с седьмым, первым и третьим выходами блока, выходы первого и второго элементов И соединены соответственно с пятым и шестым выходами блока, четвертый выход которого соединен с выходом пятого элемента задержки и входом генератора тактовых импульсов.,

137061

рым и третьим входами вычислителя, выход первого дифференциального усилителя соединен с входами квадратора, масштабного усилителя и первым входом первого блока деления, выход которого соединен с первым входом четвертого дифференциального усилителя, выход которого соединен с входом логарифмического усилителя, вы- ход источника опорного напряжения соединен с иивертирукмчим входом четвертого дифференциального усилителя,информационным входом первого аналогового ключа и первым входом сумматор а, выход которого соединен с вторым выходом вы- числителя, а вход - с выходом второго блока деления, первый вход которого соединен с выходом четвертого блока деления, а второй - с вторым вхо- дом первого блока деления, первым выходом вычислителя и выходом третьего блока деления, первый вход которого соединен с выходом квадратора, а второй - с выходом третьего диф- ференциального усилителя, инвертирующий вход которого соединен с выходом второго дифференциального усилителя , а иеинвертирукнций - с выходом масштабного усилителя, четвер- тый и пятый входы вычислителя соединены с входами соответственно установки в 1 и установки в О триггера, инверсный выход которого соединен с управляющим входом первого аналогового ключа, выход которого соединен с входом интегратора и информационным входом второго аналогового ключа, управляющий вход которого соединен с шестым входом вычис- лителя, а выход - с выходом интегратора и первым входом четвертого блока деления, второй вход которого сре

5 О 0

5

114

динен с выходом логарифмического усилителя.

фиг. 2

фиг.

0ut.5

л

..J

ff3Ui.6

Фие. 7